[发明专利]一种用于ADC采集系统的数据通道建立方法

说明书

本发明公开了一种用于ADC采集系统的数据通道建立方法，系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，上位机模块的命令下发输出端与FPGA模块的第一输入端连接；FPGA模块的时钟配置输出端与时钟模块的第一输入端连接，FPGA模块的ADC配置输出端与ADC采集模块的第一输入端连接，FPGA模块的采样数据输出端与上位机模块的输入端连接；时钟模块的参考时钟输出端、采样时钟输出端分别与FPGA模块的第二输入端、ADC采集模块的第二输入端连接；ADC采集模块的输出端与FPGA模块的第三输入端连接。该方案实现采样率动态配置且能有效防止频谱混叠和宽带浪费。

母案申请：申请日20200323；申请号2020102094085；名称一种采样率可动态配置的高速ADC采集系统及其配置方法。

技术领域

本发明涉及ADC采集领域，特别是涉及一种用于ADC采集系统的数据通道建立方法。

背景技术

ADC(Analog-to-Digital Converter、模/数转换器)是指将连续变量的采样信号转换为离散的数字信号的器件。ADC每秒转换出数字信号的次数称为ADC的采样率。采样率的确定是数据采集的首要任务，采样率设计过高会浪费带宽，增加数据处理的难度，采样率设计过低会导致频谱混叠，无法恢复原始信号。

传统的ADC采集系统一般运行在一个固定的采样率上，且采样率大多只能到数十MHz，这种ADC采集系统只能用来采集某种特定的低频信号，使用范围窄。

发明内容

本发明主要解决的技术问题是提供一种用于ADC采集系统的数据通道建立方法，能够实现采样率在300MSPS-1000MSPS动态配置且能有效防止频谱混叠和宽带浪费。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种用于ADC采集系统的数据通道建立方法。

该系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，其中，所述上位机模块的命令下发输出端与所述FPGA模块的第一输入端连接；所述FPGA模块的时钟配置输出端与所述时钟模块的第一输入端连接，所述FPGA模块的ADC配置输出端与所述ADC采集模块的第一输入端连接，所述FPGA模块的采样数据输出端与所述上位机模块的输入端连接；所述时钟模块的参考时钟输出端、采样时钟输出端分别与所述FPGA模块的第二输入端、所述ADC采集模块的第二输入端连接；所述A DC采集模块的输出端与所述FPGA模块的第三输入端连接。

所述FPGA模块收到命令并计算出配置信息后，首先配置时钟，保证ADC的采样时钟和FPGA数据接收的参考时钟稳定在新的频率上，然后配置AD9680，即数据发送方，使AD采样数据先输出，最后设置所述FPGA的数据接收模块，接收数据，这样才能确保建立稳定的数据通道。

具体地，所述FPGA模块包括命令解析/控制模块、时钟配置模块、ADC配置模块、数据接收模块和数据上传模块；所述FPGA模块具体为XCKU060，其中，所述命令解析/控制模块包括引脚AL39；所述时钟配置模块包括引脚AH21、AE23、AF23，所述引脚AH21、AE23、AF23通过SPI配置接口与所述时钟模块连接；所述ADC配置模块包括引脚AE21、AE22、AF22所述引脚AE21、AE22、AF22通过SPI配置接口与所述ADC采集模块连接；所述数据接收模块包括引脚AC38、AC39、AE38、AE39、AF36、AF37、AG38、AG39通过JESD204B接口与所述ADC采集模块连接；所述数据上传模块包括引脚AM39；所述引脚AL39和引脚AM39分别与所述上位机模块的输出端和输入端连接。

具体地，所述时钟模块的参考时钟输出端、采样时钟输出端分别与所述FPGA模块的第二输入端和所述ADC采集模块的第二输入端连接。

所述时钟模块具体为LMKO4828，所述LMKO4828包括顺次连接的鉴相器、环路滤波器和压控振荡器VCO。