[发明专利]一种数据校验的验证方法、相关设备和存储介质

说明书

本申请公开了一种数据校验的验证方法、相关设备和存储介质，其中方法包括：获取与待验证的设计DUT对应的第一事务包集合；将所述第一事务包集合输入至所述参考模型处理后，输出第二事务包集合；将所述第一事务包集合输入至所述DUT，利用所述插错组件对所述第一事务包集合插入错误数据，并通过所述DUT进行错误检测和修正校验，并对有错误数据的事务包进行标记，输出第三事务包集合；当所述插错组件对所述第一事务包集合中的任一个事务包插入大于或等于2bit错误数据时，对所述第二事务包集合和所述第三事务包集合中所述一个或多个不带有标记的事务包进行第一对比。本申请可以扩大验证范围，降低芯片验证的成本，提高验证方案通用性。

技术领域

本申请涉及芯片验证技术领域，尤其涉及一种数据校验的验证方法、相关设备和存储介质。

背景技术

随着集成电路的发展，芯片的功能越来越复杂，芯片设计的规模也越来越大。由于芯片工艺不能保证芯片在其生命周期中保持性能的可靠，芯片在其生命周期中，可能会因为各种各样的原因导致其功能失效，一般可分为由硬件损坏引起的硬失效或者带电粒子撞击引起的软失效两类，失效会导致芯片逻辑出现功能错误，业务中断甚至芯片无法继续使用，因此芯片在生产及使用过程中可能会产生坏块。为了保证芯片的健壮性和可测试性，通常会在芯片内进行数据流读写随机存储器（Random Access Memory，RAM）时，提供数据校验纠错功能，使得芯片能够检测甚至纠正错误数据，以此避免由于数据不可靠引起芯片逻辑出现问题甚至不可用，目前常用的数据校验方式是错误检测和修正（Error Checking andCorrection，ECC）校验。

由于流片费用昂贵，在进行流片之前，前端验证工程师要对芯片功能和性能进行充分的验证，保证逻辑实现正确，没有缺陷遗留，再进行流片操作。伴随芯片功能和规模的不断发展，芯片设计对验证的要求也越来越高，全面、高效的功能和逻辑验证对芯片的成功开发具有重要意义。目前主流的验证语言是系统硬件描述语言（System Verilog，SV），使用SystemVerilog语言搭建的通用验证方法学（Universal Verification Methodology，UVM）验证平台进行芯片验证已经成为业界主流的验证方式。

然而，在现有技术中，利用UVM验证平台对芯片功能和逻辑进行验证的方案，芯片逻辑中ECC校验功能点的验证，需要对待验证的设计（Design under Test，DUT）内部信号做特殊处理（例如使用SV force语法对DUT信号值改变），由于芯片数据流场景的复杂性，RAM的实现方式，验证对于DUT的理解，验证对整体环境的把控等问题，该功能点的完备性验证，更多的是依赖验证工程师的经验和能力。尤其，当需要针对大于或等于2bit错误的ECC校验功能场景进行验证时，UVM验证平台的验证很容易出现无法通过的情况（UVM验证平台的计分板对比出现失败），为了使得验证能够通过，验证工程师往往会关闭很多检查，但是过多检查的关闭又会使得验证不够全面。而如果可以不关闭检查，验证工程师就需要投入大量时间和精力，设计出更多用例和检查使得验证更为全面，可是这又会导致芯片验证的时间和资金成本比较高，而且芯片验证的周期也会随之变长，不利于芯片的早日投片；另一方面，验证工程师针对特定场景设计的ECC用例，在验证完备性，随机充分性上面通常也会有很多局限。因此，如何提供一种低成本、高通用性和验证范围较为全面的芯片ECC验证方案，是亟待解决的问题。

发明内容

本申请实施例提供一种数据校验的验证方法、相关设备和存储介质，可以降低芯片验证的成本、提高验证方法通用性。