[发明专利]一种基于FPGA的声阵列定向拾音方法

权利要求书

1.一种基于FPGA的声阵列定向拾音方法，其特征在于，包括以下步骤：

步骤1、上位机UART通用异步收发模块发送的映射于范围从-80°到80°的方位角-俯仰角组的控制字符至FPGA；FPGA同步采集32阵元的麦克风阵列的输出字并通过I²S解码得到的48KHz、24bit、32CH并行数字PCM流；

然后FPGA将上述控制字符经由ASCII解码得到目标和干扰两个方向的方位角-俯仰角组，再采用映射于从-80°到80°的量化为-4到4不同长度的抽头延迟线将输入的32CH并行数字PCM流进行固定权值延时求和；延时求和的顺序是先执行4行横向排列的麦克风的延时求和，再在纵向上执行前一步4行求和结果的延时求和；

最终通过Mux9_1使得麦克风阵列分别对齐目标和干扰方向的方位角-俯仰角组，并输出8KHz、24bit、2CH数字PCM流；

步骤2、对于步骤1输出的8KHz、24bit、2CH数字PCM流进行系统信干比提升处理；

FPGA将步骤1得到的两路对齐目标和干扰方向的方位角-俯仰角组分别以24K点数的矩形窗进行加窗的短时傅里叶变换，并计算互功率谱；

对传统MMSE最小均方误差准则下的带Wiener后置滤波的最优权值进行改进，所述改进即添加一个可变系数α以改善加权效果；将改进后的权值与目标方向的频域加权，最后将加权结果逆变换至时域单通道去非平稳干扰信号；变换时序为Natural Order自然排序、变换实现为Radix-2；

最终输出48KHz、24bit、1CH数字PCM流，为经过频域加权后得到的单路目标方向输出信号S(n)；

步骤3、对于步骤2输出的48KHz、24bit、1CH数字PCM流S(n)；

FPGA采用dB3小波基的分解重构FIR滤波器组对步骤2得到的单路去非平稳干扰信号进行基底平稳噪声估计；以估计噪声为输入且以误差信号为输出做自适应噪声抵消、基于LMS准则做自适应滤波器的权值更新、滤波实现为33-tapsFIR；

最终输出48KHz、24bit、1CH数字PCM流，为经过自适应噪声抵消后的单路目标方向输出信号S_af(n)；

步骤4、对于步骤3输出的48KHz、24bit、1CH数字PCM流，即单路信号的短时能量；

FPGA按照Hilbert滤波器提取的信号包络计算步骤3得到的单路信号的短时能量，滤波响应特征为Hilbert-Transformation希尔伯特变换、滤波实现为11-taps FIR、通过16阶滑动滤波计算包络直流分量、根据包络直流分量的强度进行4个等级的划分、通过Mux4_1输出对应划分下的增益时域信号；进行幅度上的自动增益控制，以保证输出音频的音量均衡；

最终得到48KHz、24bit、1CH数字PCM流S_audio(n)直接输出至声卡并发声于外接耳机；

所述步骤1具体如下：

步骤1.1、通过上位机反馈的控制字符经由UART协议发送给FPGA进行ASCII解码，从而获取空域滤波的目标位置和干扰位置其中分别表示方位角和俯仰角、下角标s表示目标、i表示干扰；

步骤1.2、根据步骤1.1的方位角和俯仰角信息，将-80°到80°映射为整数量化的-4到4作为抽头延迟线的长度，采用映射于不同角度信息的长度的抽头延迟线进行固定权值延时求和；在空域上先执行4行横向排列的麦克风的延时求和，得到四路分别对齐目标和干扰方向方位角的合计4*2CH信号，再执行纵向四路的延时求和，得到对齐目标和干扰方向俯仰角的2CH信号；

固定权值延时求和表示为其中w＝[1,1,...,1]^T，h＝-4，-3...,0,...3,4，即ih衡量不同长度，n表示时域上的采样点，M指当前延时求和使用的麦克风阵元数量，在执行横向麦克风延时求和时为8，在执行纵向麦克风延时求和时为4；

步骤1.3、横向对齐方位角使用4*7*2个加法器，纵向对齐俯仰角使用3*2个加法器；加法器采用树状流水线，每个加法器后需将位宽提高1bit，累计求和后将输出右移3bit，再统一cast转换至24_0_fixed；UART模块接收控制字符解码为ASCII作为多路复用器Mux9_1的参考信号，由于h具有9种取值，故每次延时求和都需要做Mux9_1的输出选择；以改善步骤1.1到1.2硬件设计中的时序和溢出问题：

步骤1.4、麦克风阵列信号经过步骤1.1-步骤1.3的空域滤波后产生两路对齐信号Aligned_s(n)和Aligned_i(n)，它们从方位角和俯仰角两个方向分别对齐和