[发明专利]应用于FPGA的失效定位方法

说明书

本发明公开了应用于FPGA的失效定位方法。该方法通过根据被测芯片的底层物理网表和原始代码，确定用于失效分析的代码块范围；对所述代码块范围对应的底层电路进行二次布线操作，将所述底层电路的多个fabric电路的中间节点数据引出到芯片外；根据所述中间节点数据分析所述底层物理网表，生成以代码块为单位的多套测试集，每套测试集包括多个测试pattern；根据所述多个测试集对被测芯片进行实测，并收集失效信息；根据所述失效信息，定位至芯片失效的物理位置。本发明技术方案通过保留原始物理网表和复现失效，实现了缩小失效范围和精确定位失效位置。

技术领域

本发明涉及芯片失效定位技术领域，尤其涉及应用于FPGA的失效定位方法。

背景技术

芯片从生产到应用的各个环节，都有可能会失效，而在逻辑芯片上运行的复杂数字电路一旦失效，由于使用到的芯片资源较为庞大(涉及到的基础资源数量在几千到几万不等)，导致定位所需的pattern也会随着用户代码的复杂程度和芯片集成程度的增加而持续增加。这期间所耗费的人力物力财力以及整个定位过程所花费的时间也会随之增加。

现有技术方案通常有两种：一是针对失效pattern做拆分，将复杂的设计不断细化拆解到小的简单功能板块，去尝试复现失效现象，然后针对复现出失效现象的功能板块继续拆分，循环以上过程，直至得到根本的失效原因。二是使用软件的在线调试工具，将用户代码所例化的信号提取到片外，观察其数据流来做分析。

针对逻辑芯片的定位会由于芯片本身缺乏足够的DFT电路，导致其定位工作较为困难，无论是拆分失效工程，还是使用在线调试工具，都会遇到一个不可避免的问题，即重新生成物理网表。哪怕只是在代码上改一点，甚至只是换一个编译环境，在软件综合时就会因为这点微小的变动导致软件算法决定使用其他的资源，以其他的结构来实现以前的功能，因而，在实际失效定位过程中，会出现如图2所示的情况，即无法复现失效，进而无法进行失效定位工作。

发明内容

本发明提供应用于FPGA的失效定位方法，通过保留原始物理网表和复现失效，实现了缩小失效范围和精确定位失效位置。

本发明一实施例提供应用于FPGA的失效定位方法，包括以下步骤：

根据被测芯片的底层物理网表和原始代码，确定用于失效分析的代码块范围；

对所述代码块范围对应的底层电路进行二次布线操作，将所述底层电路的多个fabric电路的中间节点数据引出到芯片外；

根据所述中间节点数据分析所述底层物理网表，生成以代码块为单位的多套测试集，每套测试集包括多个测试pattern；

根据所述多个测试集对被测芯片进行实测，并收集失效信息；

根据所述失效信息，定位至芯片失效的物理位置。

进一步的，根据测试pattern对应的失败信息定位至失效fabric电路，再根据所述失效fabric电路定位至对应的芯片失效的物理位置。

进一步的，对所述代码块范围对应的底层电路进行二次布线操作，包括以下步骤：

获取被测芯片的空闲的输出IO资源和空闲的fabric电路；

针对所述代码块范围中的第一代码块，逐个分析所述第一代码块在所述底层物理网表中所使用的资源，得到所述第一代码块的一个或多个资源输出口；

每次将一个所述第一代码块的资源输出口连接至所述空闲的fabric电路上，并通过所述空闲的fabric电路连接到所述空闲的输出io资源上。

进一步的，根据所述中间节点数据分析所述底层物理网表，生成以代码块为单位的多套测试集，具体为：

自动化程序根据所述中间节点数据分析所述底层物理网表，得到fabric电路的连接关系；