[发明专利]一种时钟信号同步方法及设备

说明书

本申请提供了一种时钟信号同步方法及设备。该方法中，框式网络设备对接上游网络设备的基于恢复的上游时钟信号校准本地时钟信号并输出主用和备用主控板的多通道选择器；主用和备用主控板的多通道选择器各自输出校准的到各自的多通道驱动器；主用和备用主控板的多通道驱动器分别向框式各业务板锁相环芯片输出第一组及第二组多路时钟信号；各业务板的时钟信号选择器选通输入到各板锁相环芯片的第一组多路时钟信号；对接上游设备的业务板的锁相环芯片锁定恢复的上游时钟信号，其他各业务板的锁相环芯片锁定第一组多路时钟信号并校准本地时钟信号。

技术领域

本申请涉及通信技术，特别涉及一种时钟信号同步方法及设备。

背景技术

同步以太网(Synchronization Ethernet，Sync E)是一种采用以太网链路码流恢复时钟的技术，通过以太网物理层芯片(PHY)从串行数据码流中恢复出发送端的时钟，从而实现网络时钟同步。

以太网的框式网络设备中，连接上游设备业务板从对接的以太网端口中恢复出上游设备的时钟同步本板的时钟频率外，还需要将时钟频率同步到框式网络设备的其他业务板，这样对接下游设备的业务板发送待遇同步后的时钟频率的以太网报文，继续传递将时钟同步信息，保证整个组网中时钟同步。

为避免框式设备的每个业务板对接上游设备以同步上游设备时钟频率所占用的大量上游设备的以太网端口，现有框式网络设备采取图1所示的方式，对接上游设备的业务板卡的以太网物理层(Physical Layer，PHY)芯片恢复的上游时钟信号时钟1输入到主用主控板和备用主控板，主用主控板和备用主控板的锁相环(Phase Locked Loop，PLL)芯片30和40分别输出校准后的时钟a1-an以及a1’-an’至所有业务板的PLL芯片1-n，各业务板的PLL芯片1-n校准各自本板的系统时钟输出到本板的PHY芯片1-n以及本板的业务模块(图中未示)；对接下游设备的业务板n的PHY将校准后的时钟信息编码在以太网报文中，通过以太网发往下游设备进行时钟同步。但是，框式网络设备的主控板的PLL芯片支持的时钟信号的频率输入范围受限，因此业务板上PHY芯片的选型受限。

发明内容

本申请的目的提供一种时钟信号同步方法及设备，由框式网络设备通过对接上游设备的业务板提供全框同步，简化业务板卡对PHY芯片的选型。

为实现上述目的，本申请提供了一种时钟信号同步方法，该方法中，对接上游网络设备的第一业务板恢复上游网络设备的上游时钟信号，基于上游时钟信号校准第一业务板的本地时钟信号，并输出校准的第一业务板的本地时钟信号到主用主控板的第一多通道选择器和备用主控板的第二多通道选择器；主用主控板的第一多通道选择器输出校准的第一业务板的本地时钟信号到主用主控板的第一多通道驱动器；备用主控板的第二多通道选择器输出校准的第一业务板的本地时钟信号到备用主控板的第二多通道驱动器；第一和第二多通道驱动器分别向各业务板锁相环芯片输出第一组多路时钟信号以及第二组多路时钟信号；第一业务板、对接下游网络设备的第二业务板以及其他业务板的时钟信号选择器选通输入到各业务板锁相环芯片的第一组多路时钟信号；第一业务板的锁相环芯片锁定恢复的上游时钟信号，第二业务板以及其他业务板的锁相环芯片锁定第一组多路时钟信号并校准本地时钟信号。