[发明专利]上拉电阻电路、I2C隔离电路及上拉电阻设置方法

说明书

本申请提供了一种上拉电阻电路、I2C隔离电路及上拉电阻设置方法。上拉电阻电路包括始终连接的第一上拉电阻，第二上拉电阻在数字信号上升沿的设定电压区间内连接，以提供额外的上拉电流。I2C隔离电路包括上拉电阻电路。上拉电阻设置方法通过电压比较电路将数字信号的电平和设定的参考电压作比较，其输出为开关管提供偏置电压；在数字信号的上升沿，当数字信号的电平低于第一参考电压或高于第二参考电压时开关管截止，当数字信号电平高于第一参考电压且小于第二参考电压时开关管导通并接通额外的上拉电阻；在数字信号的下降沿开关管保持截止。本申请可以提高I2C隔离电路数字信号上升沿的抗干扰能力，降低数字信号保持在低电平时的灌电流。

技术领域

本申请涉及数字隔离电路技术领域，尤其涉及一种上拉电阻电路、I2C隔离电路及上拉电阻设置方法。

背景技术

目前I2C隔离电路采用单独上拉电阻的设计，为了实现较小的功耗，上拉电阻通常是在满足最高通讯速率的情况下，尽可能选择阻值大的电阻，同时由于I2C隔离芯片承受长时间电流能力有限，也需要比较大的上拉电阻。这样在一些强干扰的应用场合，较大的上拉电阻在电压敏感的时间段容易被干扰产生通讯错误，系统只能勉强容忍这样的误码率，或通过软件纠错进行补救，但在一些功耗要求较低，同时通讯可靠性要求非常高的场合难以满足要求。

发明内容

针对现有技术存在的以上缺陷，本申请的目的在于提供一种在电压敏感时间段接入额外上拉电阻、同时在信号端低电平时减少灌电流的上拉电阻电路，以及基于该上拉电阻电路的I2C隔离电路，和一种I2C隔离电路上拉电阻设置方法。

为了实现上述目的，本申请提供了以下技术方案。

一种上拉电阻电路，包括第一上拉电阻、第二上拉电阻、开关管和电压比较电路；其中第一上拉电阻连接至数字信号的负载电容，为所述负载电容提供上拉功能，所述第二上拉电阻和所述开关管串联后并联至所述第一上拉电阻；所述电压比较电路用于将所述数字信号的电平和设定的第一参考电压、第二参考电压作比较，所述第二参考电压高于所述第一参考电压，所述电压比较电路的输出为所述开关管提供偏置电压；在所述数字信号的上升沿，当所述数字信号的电平低于所述第一参考电压或高于所述第二参考电压时，所述电压比较电路的输出使所述开关管截止，当所述数字信号的电平高于所述第一参考电压且小于所述第二参考电压时，所述开关管导通。

在一些实施方式中，在所述数字信号的下降沿，所述电压比较电路的输出使所述开关管保持截止。

在一些实施方式中，所述电压比较电路包括第一电压比较器、第二电压比较器、第一二极管、第一负载电阻和第二二极管，所述开关管为NMOS管；其中所述第一电压比较器的同相输入端和所述第二电压比较器的反相输入端均连接至所述数字信号，所述第一电压比较器的反相输入端的电平保持在所述第一参考电压，所述第二电压比较器的同相输入端至少在所述数字信号从低电平上升至所述第二参考电压的过程中保持在所述第二参考电压；所述第一电压比较器的输出端、所述第一二极管的正极和负极、所述第一负载电阻、所述第二二极管的正极和负极、所述第二电压比较器的输出端依次连接，所述第二二极管的正极输出所述偏置电压。

在一些实施方式中，还包括第一分压电路和第二分压电路；所述第一分压电路包括第一电阻和第二电阻，所述第一电阻的第一端连接至VDD、第二端连接至所述第二电阻的第一端，所述第二电阻的第二端接地，所述第一电阻的第二端还连接至所述第一电压比较器的反相输入端；所述第二分压电路包括第三电阻和第四电阻，所述第三电阻的第一端连接至VDD、第二端连接至所述第四电阻的第一端，所述第四电阻的第二端接地，所述第三电阻的第二端还连接至所述第二电压比较器的同相输入端。

在一些实施方式中，所述第二分压电路还包括第五电阻，所述第五电阻连接于所述第二电压比较器的输出端和同相输入端之间，使所述第二电压比较器的输出为低电平时，所述第二电压比较器的同相输入端的电平低于所述第一参考电压。