[发明专利]基于差分结构的SAR ADC失调误差校正方法及电路

说明书

本发明提供了一种基于差分结构的SAR ADC失调误差校正方法及电路，该校正方法包括：在校正逻辑模块的驱动下，通过对P辅助校正电容阵列和N辅助校正电容阵列中的辅助校正电容进行n次逻辑切换和判断，得到n位的校正结果信息；利用校正逻辑模块对所述校正结果信息进行编码，得到补偿方向信息和校正补偿值；所述补偿方向信息表征了补偿的类型；所述校正补偿值表征了补偿的电压值大小；在正常工作阶段，根据所述校正逻辑模块输出的所述校正补偿值和所述校正补偿方向信息，对ADC失调误差进行校正。

技术领域

本发明涉及集成电路领域，尤其涉及一种基于差分结构的SAR ADC失调误差校正方法及电路。

背景技术

由于芯片版图难以做到电路的布局和走线完全对称，比较器等电路存在工艺失配，芯片生产制造过程中器件存在加工偏差，以及应用场景中电路板上的干扰引入，都会导致ADC产生失调误差。随着对ADC精度的要求越来越高，电路失调等偏差对ADC性能的影响越来越明显，在高精度应用场景下必须对ADC的失调进行校正额补偿。目前常用的SAR ADC失调校正方法主要有：通过可调电阻阵列来调节比较器共模电平、采用数字校正的方法和采用额外的辅助校正电容DAC阵列对失调电压进行补偿消除。

通过可调电阻阵列调节ADC失调电压的方案实现逻辑简单，但是电阻阵列会引入额外的静态功耗；采用数字校正的方法不需要额外的辅助校正电阻和电容，能减小电路面积，但需要复杂的数字逻辑设计，且存在收敛性问题；采用辅助电校正容阵列的校正方法没有静态功耗，且无收敛性问题。目前采用辅助校正电容阵列的校正电路是单端结构，容易受到随应用环境变化的共模干扰和噪声的影响。

发明内容

本发明提供一种基于差分结构的SAR ADC失调误差校正方法及电路，以解决由芯片制造工艺偏差和应用环境变化中动态共模干扰和噪声带来的ADC失调误差的问题。

根据本发明的第一方面，提供了一种基于差分结构的SAR ADC失调误差校正方法，包括：

在校正逻辑模块的驱动下，通过对P辅助校正电容阵列和N辅助校正电容阵列中的辅助校正电容进行n次逻辑切换和判断，得到n位的校正结果信息；其中所述P辅助校正电容阵列和所述N辅助校正电容阵列均包括 n个辅助校正电容，n为正整数；

利用校正逻辑模块对所述校正结果信息进行编码，得到补偿方向信息和校正补偿值；所述补偿方向信息表征了补偿的类型；所述校正补偿值表征了补偿的电压值大小；

在正常工作阶段，根据所述校正逻辑模块输出的所述校正补偿值和所述校正补偿方向信息，对ADC失调误差进行校正。

可选的，所述P辅助校正电容阵列中的所有的辅助校正电容的上极板直接相连；所述N辅助校正电容阵列中的所有的辅助校正电容的上极板直接相连。

可选的，所述P辅助校正电容阵列和所述N辅助校正电容阵列中的n 个辅助校正电容的电容值均满足：从低位到高位，以2的次方依次递增；阵列中第i个电容的电容值Ca[i]的取值为：Ca[i]＝2^i-1Cu，其中，Cu表示单位电容，i为正整数，且1≤i≤n。

可选的，所述P辅助校正电容阵列及所述N辅助校正电容阵列均包括一低位辅助电容，所述低位辅助电容的电容值Ca[0]的取值为：Ca[0]＝Cu，其中，Cu表示单位电容。

可选的，所述n次逻辑切换和判断是从最高位辅助电容开始依次往最低位辅助电容进行，且每一次逻辑切换和判断后更新所述校正结果信息中相应位的数值。

可选的，每一次逻辑切换和判断具体包括：

在校正逻辑模块驱动下，将所述P辅助校正电容阵列中的所有的辅助电容的上极板连接至比较器的第一端，作为所述比较器第一输入信号；将所述N辅助校正电容阵列中的所有的辅助电容的上极板连接至所述比较器的第二端，作为所述比较器的第二输入信号；