[发明专利]一种Bypass开关偏置电压产生电路

说明书

本发明涉及一种Bypass开关偏置电压产生电路。其中第一增强型FET晶体管的栅极与控制电压和第二增强型FET晶体管栅极相连，第一增强型FET晶体管的源极接地，漏极与第二电阻相连。第二增强型FET晶体管的栅极与控制电压和第一增强型FET晶体管的栅极相连，漏极与自身栅极相连，源极与第三电阻相连。第一电阻上端与电源电压VDD相连，下端与偏置电压相连。第二电阻上端与第三电阻和偏置电压相连，下端与第一增强型FET晶体管的漏极相连。第三电阻的下端与第二电阻相连，上端与第二增强型FET晶体管的源极相连。控制电压Vctrl控制第一增强型FET晶体管的通断，第二增强型FET晶体管和第三电阻组成单向电压跟随器。

技术领域

本发明属于现代无线通信技术领域，具体而言，涉及一种Bypass开关偏置电压产生电路。

背景技术

在现代无线通信系统接收机中，为了能够抵抗大信号输入可能造成的通道饱和或信号压缩甚至器件损坏等不利影响，要求低噪声放大器芯片必须能够将输入端的大信号直接通向输出端，即Bypass功能，如图1所示。如图2所示，包括一个耗尽型(D-mode)FET晶体管，第一第二电阻以及第一第二电容，信号的输入输出端，控制电压和偏置电压。其中第一耗尽型FET晶体管的栅极与第一电阻相连，源极与第一电容第二电阻相连，漏极与第二电容相连。第一电阻上端与控制电压相连，下端与第一耗尽型FET晶体管的栅极连接，第二电阻上端与第一电容和第一耗尽型FET晶体管的源极相连，下端与偏置电压相连。第一电容左端与信号输入连接，右端与第一耗尽型FET晶体管的源极相连。第二电容的左端与第一耗尽型FET晶体管漏极相连，其右端与信号输出连接。在GaAs工艺下，Bypass方案通常采用耗尽型FET管(Depleted FET)以实现超低损耗的射频开关，该耗尽型FET管需要两个偏置电压(Vctrl、Vbias)，以确定其工作状态(开启或关断)，Vctrl偏置在第一耗尽型FET晶体管的栅极，偏置电压Vbias偏置在第一耗尽型FET晶体管的源极或漏极。当Vctrl-Vbias大于第一耗尽型FET晶体管的开启电压Vt时，开关闭合，低噪声放大器工作在信号Bypass状态；当Vctrl-Vbias小于Vt时，开关断开，低噪声放大器正常工作。

通常情况下，Vctrl是由芯片外部提供的逻辑电平，Vbias则由低噪声放大器芯片内部产生。Vctrl的高电平(如1.8V、2.5V、3.3V)与低噪声放大器芯片的电源电压VDD(如5V)并不一致，而传统的Vbias产生电路(如图3所示，传统的Vbias产生电路，包括第一增强型(E-mode)FET晶体管，第一第二电阻，电源电压VDD，偏置电压Vbias，控制电压Vctrl。第一增强型FET晶体管的栅极与控制电压连接，源极接地，漏极与第二电阻相连。第一电阻上端与电源电压连接，下端与第二电阻和偏置电压连接，第二电阻上端与第一电阻和偏置电压连接，其下端与第一增强型FET晶体管的漏极连接。)借助于电源电压VDD，并且Vbias跟随VDD变化而变化，因此Vctrl-Vbias也跟随VDD变化而变化，其值可能会出现不可预测的情况，从而导致FET晶体管的开关状态出现异常。当Vctrl为逻辑低电平时(以0V为例)，第一增强型FET管关闭，Vbias＝VDD，Vctrl-Vbias＝-VDD；当Vctrl为逻辑高电平时(以2.5V为例)，第一增强型FET晶体管导通，Vbias＝第二电阻/(第一电阻+第二电阻)*VDD，Vctrl-Vbias＝Vctrl-第二电阻/(第一电阻+第二电阻)*VDD，正常情况下，Vctrl-Vbias应当大于开启电压Vt，如果VDD出现较大波动或者Vctrl降低，都有可能导致Vctrl-Vbias小于开启电压Vt，从而关断开关管，产生错误的工作状态。

发明内容

针对现有技术中存在的上述技术问题，本发明提供一种Bypass开关偏置电压产生电路。

本发明是这样实现的，