[发明专利]一种功率管栅端驱动电路

说明书

本发明公开了一种功率管栅端驱动电路，所述电路包括：驱动电路，驱动电路包括PMOS管（P1，P2，P3，P4，P5，P6，P7，P8，P9）、NMOS管（N1，N2，N3，N4，N5，N6，N7，N8）、电阻（R1，R2，R3）、齐纳二极管（D1，D2）及电流源Ibias；逻辑控制电路，逻辑控制电路包括反相器（INV1，INV2，INV3，INV4，INV5，INV6），本技术方案通过巧妙的设计降低了驱动电路对工艺要求的限制，可控的驱动电流与驱动电压对开关电源模块的应用是有益的。

技术领域

本发明属于集成电路领域，具体涉及一种功率管栅端驱动电路。

背景技术

随着集成电路技术的发展，MOS功率管因其高性价比、高可靠性的特点已广泛应用于各种开关电源管理电路中。为控制MOS功率管的导通及关断，通常需要在控制IC中设计专门的驱动电路，通过控制功率管栅端电压的方式来实现MOS功率管的导通及关断。为降低MOS功率管的导通损耗，MOS功率管的面积通常较大，其寄生输入电容较大，因此驱动需要一定的驱动能力。

目前常用的驱动电路如图1所示，所有数字门的电源都是VCC（通常10~30V），INV1~INV7为反向器；NOR1为或非门；NAND1为与非门；P0、N0为两个驱动管，通常也具有较强的驱动能力；DRV为内部的驱动信号，驱动能力不强；GATE为输出信号，直接连接外部MOS功率管的GATE端。INV2~INV7、NOR1、NAND1是为了设计死区时间，为了防止P0、N0穿通，如DRV变高，先将N0的栅端拉低，关断N0，经过一定延迟后将P0栅端拉低，P0导通，将输出GATE拉高；如DRV变低，先快速将P0栅端拉高，关断P0，经过一定延迟后将N0栅端拉高，N0导通，将输出GATE拉低。

然而，现有的驱动技术中，驱动输出GATE的高电平电压为控制芯片电源VCC，因此控制芯片电源电压VCC不宜过高，防止导致外部功率管的栅氧击穿；驱动管P0、N0的电流受栅氧电压VGS（即为VCC）控制，且不同的电源电压下驱动能力差异很大。还有，随着半导体制造技术的发展，0.18um及以下更先进的工艺中，栅氧厚度通常较薄，中压管的栅氧工作电压通常不允许超过5V，现有的驱动技术显然不适合在先进工艺中使用。

针对现有技术存在的上述缺陷，本发明提出了一种新颖的功率管栅驱动电路，既能解决薄栅氧工艺下的驱动应用问题，也能有效地控制驱动电压及驱动电流。

发明内容

为达到上述目的，本发明的技术方案如下：一种功率管栅端驱动电路，所述电路包括：

驱动电路，驱动电路包括PMOS管（P1，P2，P3，P4，P5，P6，P7，P8，P9）、NMOS管（N1，N2，N3，N4，N5，N6，N7，N8）、电阻（R1，R2，R3）、齐纳二极管（D1，D2）及电流源Ibias；

逻辑控制电路，逻辑控制电路包括反相器（INV1，INV2，INV3，INV4，INV5，INV6）。

作为本发明的一种改进，所述驱动电路中，PMOS管P1的栅端连接PMOS管P2的栅端，PMOS管P1的源端和PMOS管P2的源端接VDD，PMOS管P1的漏端接电流源Ibias的输入端，PMOS管P1的栅端和漏端相连，PMOS管P2的漏端连接PMOS管P3的源端，PMOS管P3的漏端连接PMOS管P4的源端，PMOS管P4的漏端连接NMOS管N1的漏端。

基于上述技术方案，PMOS管P1和PMOS管P2构成电流镜。

作为本发明的一种改进，所述驱动电路中，NMOS管N1的源端接地，NMOS管N1的栅端连接NMOS管N2的栅端，NMOS管N1的栅端与漏端连接，NMOS管N2的源端连接NMOS管N1的源端，NMOS管N2的漏端接NMOS管N3的源端。

基于上述技术方案，NMOS管N1和NMOS管N2构成电流镜。