[发明专利]一种高速可编程异步分频器

说明书

本发明涉及射频通信技术领域，具体为一种高速可编程异步分频器，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器KT。该高速可编程异步分频器延续了异步分频器功耗最低、电路结构简单的优点，并层层突破现有技术应用中遇到的技术瓶颈，显著提高异步分频器的工作频率和运行的可靠性，可广泛应用于高速锁相环频率综合器中。

技术领域

本发明涉及射频通信技术领域，具体为一种高速可编程异步分频器。

背景技术

随着无线通信技术和半导体技术的日益进步，无线通信芯片的设计要求也越来越高。高性能，低功耗，高集成度和低成本的趋势主导芯片设计技术的演变，射频频率综合器用于基带信号与射频信号之间转换的混频器，是射频收发器中的一个关键模块，而高速可编程分频器依然是频率综合器的速度瓶颈。

现有的高速可编程分频器的优缺点概括如下，第一种是基于高速的两模预分频器，其速度可以很高，但功耗较大，并且由于对反馈控制的延时要求很高，在一些很小的工作频率范围内容易发生除数出错；第二种是基于级联的除以2或3模块，其速度也可以很高，但同样由于对反馈控制的延时要求很高，存在容易发生除数出错的问题；第三种是如图1所示的五位异步分频器电路原理图，虽然不易发生除数出错，但其速度最低，且功耗最大。鉴于此，我们提出一种高速可编程异步分频器。

发明内容

本发明的目的在于提供一种高速可编程异步分频器，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种高速可编程异步分频器，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器KT；

其中，所述同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4的D端为数据输入端；

所述同步数据重置触发器Q0的Q端串接所述异步频率触发器Q1的CLK端后接入所述五输入与非门U的输入端1；

所述异步频率触发器Q1的Q端接所述异步频率触发器Q2的CLK端，所述异步频率触发器Q1的端接所述五输入与非门U的输入端2；

所述异步频率触发器Q2的Q端串接所述异步频率触发器Q3的CLK端后接入所述五输入与非门U的输入端3；

所述异步频率触发器Q3的Q端串接所述异步频率触发器Q4的CLK端后接入所述五输入与非门U的输入端4；

所述异步频率触发器Q4的Q端接所述五输入与非门U的输入端5；

所述触发器Q5的D端接所述五输入与非门U的输出端；

所述触发器Q5的Q端、异步频率触发器Q1的reload端、异步频率触发器Q2的reload端均接所述同步数据重置触发器Q0的reload端；

所述异步频率触发器Q3的reload端和异步频率触发器Q4的reload端均串接一所述延时器KT后接所述同步数据重置触发器Q0的reload端；

所述触发器Q5的CLK端接所述同步数据重置触发器Q0的CLK端。

与现有技术相比，本发明的有益效果是：该高速可编程异步分频器，延续了异步分频器功耗最低、电路结构简单的优点，并层层突破现有技术应用中遇到的技术瓶颈，显著提高异步分频器的工作频率和运行的可靠性，可广泛应用于高速锁相环频率综合器中。

附图说明

图1为本发明现有技术中五位异步分频器电路原理图；

图2为本发明的整体结构电路原理图。

具体实施方式