[发明专利]接收机抽头系数获取方法、设备及存储介质

说明书

本发明提出一种接收机抽头系数获取方法、设备及存储介质，该方法适用于单端、高速串行信号的接收系统，具体通过控制发送机发送一系列满足特定要求的码元序列，并对接收机接收到的码元序列进行统计分析，经过简单的计算及阈值控制，先计算出第1个抽头系数发生器的抽头系数，然后在此基础上继续计算其它抽头系数发生器的抽头系数，从而最终获取DEF抽头系数。本发明在不需要复杂的数学运算的条件下，以较小的代价实现DFE抽头系数的获取，减少了附加电路，节省了硬件电路资源，减少了电路设计复杂度的问题；并且，本发明只是通过有限次的迭代计算来实现抽头系数的获取，计算复杂度低，不存在算法收敛慢的问题。

技术领域

本发明涉及通讯技术领域，尤其涉及一种接收机抽头系数获取方法、设备及存储介质。

背景技术

图1为现有技术中数据收发系统的结构示意图，如图1所示，该数据收发系统包括控制器110、发送机120和接收机130，控制器通过TX控制信号控制发送机，通过RX控制信号控制接收机。发送机发送信号后，经过接收机接收产生数据返回到控制器，发送数据的单位时间为UI，UI(Unit Interval)指的是单位时间间隔，通常为单个数据bit对应的时间长度。图2为现有技术中接收机的结构示意图，如图2所示，该接收机包括放大模块210、求和模块220、比较模块230、逻辑模块240、若干抽头系数发生器250、时钟接收电路260、参考模块270和延迟模块280，其中，T1～TN均为抽头系数发生器，vref_ctrl、delay_ctrl、T1_ctrl～TN_ctrl、logic_ctrl，clk_ctrl为图1中“RX控制信号”的组成部分，vref_ctrl为参考模块的控制信号，delay_ctrl为延迟模块的控制信号，T1_ctrl～TN_ctrl为抽头系数发生器的控制信号，logic_ctrl为逻辑模块控制信号，clk_ctrl为时钟接收电路的控制信号，参考模块受vref_ctrl控制，可以产生不同的参考信号电压值，延迟模块受delay_ctrl控制，可以对clk进行不同的延时后得到时钟延迟信号CLK_D，该时钟延迟信号记为dly，通过这些控制信号可以控制相应的模块进行工作。IN_DATA、IN_CLKP、IN_CLKN均为由发送机发送到接收机的数据和信号，IN_DATA表示发送机向接收机发送的数据，IN_CLKP、IN_CLKN均表示时钟输入信号。当该接收机工作时，首先放大模块对IN_DATA进行放大处理，得到放大信号A，放大信号A进入求和模块，求和模块对放大信号A和调整信号TC1～TCN进行加和操作，得到求和信号B，求和信号B进入比较模块，比较模块对求和信号B与参考信号vref进行比较，得到比较信号D0，当Bvref时，比较信号D0的电平高于逻辑判决电平，当Bvref时，比较信号D0电平低于逻辑判决电平；另外，时钟输入信号IN_CLKP和IN_CLKN进入时钟接收电路，生成时钟信号CLK，时钟信号CLK进入延迟模块，生成时钟延迟信号CLK_D。比较信号D0和时钟延迟信号CLK_D进入逻辑模块，逻辑模块使用逻辑判决电平，对比较信号进行判决整形，最后输出数据OUT，该输出信号即为接收机发送给控制器的数据，其中，对D0的判决时间点(decisiontime)受CLK_D控制，并且需要使触发信号D1落后于放大信号A的1UI时间之内，每一个触发信号要比前一个触发信号落后1UI时间，即Di-1(2≤i≤N)比Di(2≤i≤N)落后1个UI。

其中，对于触发信号D1～DN，其信号大小初始值为预先设定值，后续由逻辑模块对D0的判决决定，D1～DN为经过逻辑模块对D0判决后，在时间上连续的N个数据。D1～DN进入相应的抽头系数发生器后，得到调整信号TC1～TCN，当D1＝1时，TC1＝-C1，当D1＝0时，TC1＝C1，当D2＝1时，TC2＝-C2，当D2＝0时，TC2＝C2，其余类似。调整信号TC1～TCN和放大信号A进入求和模块，即可得到求和信号B。抽头系数用C1～CN表示，该抽头系数即为需要计算获取的系数，C1～CN的值由T1_ctrl～TN_ctrl来控制。

现有技术中接收机抽头系数的计算方法需要经过长时间的训练，并且还不一定会收敛，从而导致需要很长的训练时间。

发明内容