[发明专利]一种降低USB传输功耗的方法及电子装置在审
申请号: | 202210067975.0 | 申请日: | 2022-01-20 |
公开(公告)号: | CN114564099A | 公开(公告)日: | 2022-05-31 |
发明(设计)人: | 郭豫鹏 | 申请(专利权)人: | 珠海亿智电子科技有限公司 |
主分类号: | G06F1/3234 | 分类号: | G06F1/3234;G06F1/324;G06F13/42 |
代理公司: | 广州科粤专利商标代理有限公司 44001 | 代理人: | 劳剑东;黄培智 |
地址: | 519080 广东省珠海市高新区*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 降低 usb 传输 功耗 方法 电子 装置 | ||
本发明公开了一种降低USB传输功耗的方法及电子装置,涉及电子数字数据处理技术领域,所述方法根据收到的控制信号、总线状态信号及当前连接状态,判断所述USB即将进入或退出高速模式;若即将进入所述高速模式,则打开所述USB的PLL,将时钟源切换到PLL;若即将退出所述高速模式,则将所述USB的时钟源切换到外部提供的时钟,关闭PLL。所述电子装置实施该方法。本发明可以在某些特定场景下节省一个PLL的功耗。
技术领域
本发明涉及电子数字数据处理技术领域,具体涉及一种降低USB传输功耗的方法及电子装置。
背景技术
伴随着USB(Universal Serial Bus;以下称为USB)设备通信方式广泛应用于便携式移动设备上,USB通信的功耗会影响便携式设备的使用时间、温度及使用体验。本发明涉及的USB电子装置通常称为USB PHY。
USB控制器与USB PHY之间通常使用UTMI(USB2.0 Transceiver MacrocellInterface)/ULPI(UTMI+Low Pin Interface)协议进行状态控制及数据传输,USB PHY通常内置PLL(Phase locked loop锁相环)用于高速模式480M数据的时钟恢复及数据锁定以及提供60M时钟,PLL在非suspend(休眠)状态处于一直打开的状态,在全速模式及低速模式时只需要60M时钟即可满足数据发送及数据恢复的要求。
当电子设备进入待机模式时,系统的运行现场被保存至存储单元,DRAM和CPU等大量功能单元的处于随时唤醒状态,电子设备的唤醒速度很快,但是待机功耗较大。USB有高速模式和非高速模式两种数据传输速率。现有技术是利用内部PLL生成480M时钟,高速模式和非高速模式都使用PLL时钟,非高速模式时使用了超过其正常工作所需求的时钟资源,导致功耗较大。
发明内容
针对现有技术中的不足,本发明提供一种降低USB传输功耗的方法及电子装置,通过关闭PLL而使用外部提供的60M时钟来实现USB PHY的正常功能,从而在某些特定场景下节省一个PLL的功耗。
为实现上述目的,本发明可以采取以下技术方案进行:
一种降低USB传输功耗的方法,其包括:
根据收到的控制信号、总线状态信号及当前连接状态,判断所述USB即将进入或退出高速模式;
若即将进入所述高速模式,则打开所述USB的PLL,将时钟源切换到PLL;
若即将退出所述高速模式,则将所述USB的时钟源切换到外部提供的时钟,关闭PLL。
如上所述的降低USB传输功耗的方法,进一步地,根据所述USB的端口上的信号电平,获得当前的总线状态信号。
如上所述的降低USB传输功耗的方法,进一步地,当前连接状态包括复位握手、高速空闲、全速空闲、高速休眠、全速休眠状态。
一种降低USB传输功耗的电子装置,其包括:
第一收发器;
第二收发器,其传输数据速度低于所述第一收发器,且所述第一收发器和所述第二收发器通过数据线DP及数据线DM与另一电子设备进行通信;
时钟单元,其具有第一时钟电路和第二时钟电路,并分别连接至所述第一收发器和所述第二收发器;以及,
控制器,其分别连接至所述第一收发器、所述第二收发器和所述时钟单元,其中,
所述控制器通过所述的USB的所述第一收发器或/和所述第二收发器接收到的控制信号、总线状态信号及当前连接状态,判断所述USB后续的操作模式为高速模式或者非高速模式。
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