[发明专利]高速集成电路测试

说明书

本申请公开了高速集成电路测试。一种集成电路(102)。该集成电路包括：(i)响应于时钟可操作的钟控电路(120)；(ii)时钟提供电路(124)，其经耦合以可选择的频率为钟控电路提供时钟；(iii)测试电路(126)，其耦合到时钟提供电路和钟控电路；以及(iv)焊盘(112)，其被配置为接收外部信号，其中响应于外部信号选择可选择的频率。

相关申请的交叉引用

本申请要求于2021年1月12日提交的美国临时申请第63/136,523号的权益和优先权，该临时申请通过引用全部并入本文。

技术领域

示例实施例涉及高速集成电路(IC)测试。

背景技术

IC可以包括一个或多个主要功能块。例如，IC存储器电路可能以独立形式存在或作为提供信息存储之外的附加功能的IC的一部分嵌入。为了检测由工艺变化和参数缺陷引起的性能损失，此类IC电路的高速筛选是必不可少的。关于存储器测试，一旦IC存储器已被包封或封装，就会出现一种现有技术测试形式。由于封装通常发生在电路设计的较晚阶段，因此此类测试也必然会在设计周期中延迟。因此，与早期的设计过程测试相比，封装后阶段的IC存储器测试存在固有的局限性或效率低下。此外，与基于自动化的测试相比，依赖于实施方式的后封装测试还可能涉及手动步骤，这些步骤可能更慢且更容易出现测试错误。存储器测试的另一种现有技术形式可能发生在预封装时，此时每个IC存储器仍然是晶片的一部分，即，在从晶片切块每个IC之前。在这种测试形式中，自动测试装备(ATE)通常与其他装置结合使用，以推进测试探针接触，然后一次测试晶片上的一个IC存储器。装置将探针以及测试方法从一个IC步进或推进到下一个IC。每个测试的结果被处理并通常被存储，以便每个被测试的IC存储器可以被分配识别IC存储器的性能能力的分数等，有时称为每个IC的分箱(bin)，因为可比较的结果分布内的IC然后被分配到相同的箱(例如，强、典型、弱等)。然而，通过以高达(或超过)指定存储器操作速度的速度进行存储器测试，可以实现稳健的存储器测试，而当前的ATE测试方法可能达不到这种速度的测试。虽然以上以示例的方式描述了存储器，但类似的考虑可适用于需要高速测试的其他IC功能块。

在本文件中提供了示例实施例，其可以改进上述概念中的某些概念，如下详述。

发明内容

在一个示例实施例中，存在一种集成电路。该集成电路包括：(i)响应于时钟可操作的钟控电路；(ii)时钟提供电路，其经耦合以可选择的频率为钟控电路提供时钟；(iii)测试电路，其耦合到时钟提供电路和钟控电路；以及(iv)焊盘，其被配置为接收外部信号，其中响应于外部信号选择可选择的频率。

还公开并要求保护其他方面和实施例。

附图说明

图1A图示了具有多个IC的半导体晶片。

图1B图示了来自图1A中的每个IC的附加细节。

图2图示了用于测试图1A的IC的IC测试环境的示例实施例的示意图。

图3图示了操作图2的IC的MTB和存储器部分的状态图。

图4图示了用于制造所描述的IC的示例实施例方法的流程图。

具体实施方式