[发明专利]抗阻塞干扰的自动增益控制电路及控制方法

权利要求书

1.一种抗阻塞干扰的自动增益控制电路，其特征在于：包括调谐放大模块（1）、固定增益低噪放模块（2）、射频捷变模块（3）、自动增益控制模块（5）以及时钟产生模块（4）；

针对10%载频频偏外的共址大功率阻塞干扰和空间临带干扰，所述抗阻塞干扰的自动增益控制电路采用调谐放大模块（1）中的可调谐滤波器进行抑制；所述可调谐滤波器采用低插损可调谐滤波器（11）、第一低噪放（16）、高插损可调谐滤波器（18）的联合架构，低插损可调谐滤波器（11）将共址干扰功率抑制到第一低噪放（16）的输入线性范围内，高插损可调谐滤波器（18）进一步抑制剩余干扰；所述第一低噪放（16）放置在接收电路的最前级；

针对10%载频频偏以内的阻塞干扰，所述抗阻塞干扰的自动增益控制电路采用射频捷变模块（3）和自动增益控制模块（5），集合一级混频、窄带LPF以及自动增益控制策略优化的方式进行抑制。

2.根据权利要求1所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述调谐放大模块（1）输入端电性连接天线，输出端分别电性连接固定增益低噪放模块（2）和自动增益控制模块（5）；其由可调谐滤波器、定向耦合器（12）、SPDT1（13）、固定衰减器（14）、限幅器（15）、SPDT2（17）、对数放大器（19）和第一模数转换器（10）构成；

其中，所述对数放大器（19）和第一模数转换器（10）组成RSSI指示电路。

3.根据权利要求2所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述低插损可调谐滤波器（11）输入端接天线，输出端接所述定向耦合器（12）直通输入端；

所述定向耦合器（12）直通输出端接SPDT1（13），耦合输出端接对数放大器（19）；

所述SPDT1（13）的输出端#1接固定衰减器（14），随后接SPDT2（17）的输入端#1；SPDT1（13）的输出端#2接限幅器（15），随后依次接第一低噪放（16）、SPDT2（17）的输入端#2；

所述SPDT2（17）的输出端接高插损可调谐滤波器（18）；

所述对数放大器（19）输出端接第一模数转换器（10）；

所述第一模数转换器（10）的输出端接到自动增益控制模块（5）。

4.根据权利要求1所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述射频捷变模块（3）输入端接固定增益低噪放模块（2），输出端接自动增益控制模块（5），其由第二低噪放（31）、接收功分器（32）、I/Q混频器（33）、90°移相器（34）、中频放大器（35）、低通可调谐滤波器（36）、第二模数转换器（37）以及数字抽取滤波器（38）构成；

所述第二低噪放（31）输入端接固定增益低噪放模块（2），输出端接接收功分器（32）；

所述接收功分器（32）的两个输出端分别接I/Q混频器（33）中的I路混频器和Q路混频器，将输入带通信号功分成I/Q两路；

所述I/Q混频器（33）中的I路混频器和Q路混频器分别与所述中频放大器（35）、低通可调谐滤波器（36）、第二模数转换器（37）依次电性连接；

所述I路混频器和Q路混频器的本振来自于时钟产生模块（4），其中Q路混频器本振由I路本振经过90°移相器（34）获得，其相位落后I路90度。

5.根据权利要求4所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述时钟产生模块（4）输出端接射频捷变模块（3），其由高稳晶振（41）、参考分频器（42）、接收本阵锁相环（43）、ADC采样锁相环（44）以及输出分频器（45）构成；

所述高稳晶振（41）的输出端接参考分频器（42）；

所述参考分频器（42）输出端分成2路分别连接接收本阵锁相环（43）和ADC采样锁相环（44）；

所述ADC采样锁相环（44）输出端接输出分频器（45）输入端；

所述输出分频器（45）输出端接所述射频捷变模块（3）的第二模数转换器（37）。