[发明专利]在粗粒度可重构阵列处理器中处理多个图、上下文和程序

说明书

处理器(20)包括计算结构(24)和控制器(32)。计算结构包括计算节点(28)的阵列和可配置地连接计算节点的互连(30)。控制器被配置成接收表示为互连数据流图(DFG)(54)的集合(50)的软件程序，每个DFG指定执行软件程序的相应部分的代码指令，按时间交替来调度DFG的执行，并且对于被调度的每个DFG，配置计算结构中的至少一些计算节点和互连以执行DFG中指定的代码指令，并向计算结构发送各自执行DFG中指定的代码指令的多个线程。

发明领域

本发明总体涉及处理器架构，特别涉及粗粒度可重构阵列(CGRA)处理器。

发明背景

粗粒度可重构阵列(CGRA)是一种计算架构，在该计算架构中，互连的计算元件阵列根据需要被重新配置以执行给定的程序。各种基于CGRA的计算技术在本领域中是已知的。例如，美国专利申请公开2018/0101387(其公开内容通过引用并入本文)描述了GPGPU兼容的架构，该架构将粗粒度可重构结构(CGRF)与动态数据流执行模型相结合，以加速大规模线程并行代码的执行吞吐量。CGRA将计算分布在功能单元的结构上。计算操作被静态地映射到功能单元，并且互连被配置成在功能单元之间传递值。

发明概述

在本文中描述的本发明的实施例提供了一种包括计算结构(compute fabric)和控制器的处理器。计算结构包括计算节点的阵列和可配置地连接计算节点的互连。控制器被配置成接收表示为互连数据流图(DFG)的集合的软件程序，每个DFG指定执行软件程序的相应部分的代码指令，按时间交替来调度DFG的执行，并且对于正在被调度的每个DFG，配置计算结构中的至少一些计算节点和互连以执行DFG中指定的代码指令，并向计算结构发送各自执行DFG中指定的代码指令的多个线程。

在一些实施例中，控制器被配置成选择以下其中的一个来作为下一个DFG：具有等待执行的最多数量线程的DFG；具有最小数量的代码指令的DFG；按为DFG的集合指定的预定义顺序下一个出现的DFG；以及与当前执行的DFG相同的DFG。在一个实施例中，控制器被配置成在软件程序和表示为互连的DFG的另一集合的至少另一软件程序之间切换。

在一些实施例中，对于正在被调度的给定DFG，控制器被配置成以连续批次向计算结构发送线程，并且计算结构被配置成以流水线方式执行每个批次的线程。在一个示例实施例中，控制器被配置成分配计算结构中的第一计算节点以作为接收线程的批次并启动对批次的执行的启动器节点，并被配置成分配计算结构中的第二计算节点以作为终止批次的执行的终止器节点。在一个实施例中，计算结构被配置成在完成一批次线程的执行时保存软件程序的状态。

在一些实施例中，对于正在被调度的给定DFG，控制器被配置成配置计算结构中的计算节点的多个子集以并发地执行表示软件程序的同一部分的多个相应副本。

在另一实施例中，控制器被配置成在运行时连续地维护为多个线程中的每一个指定相应的下一个DFG的表，并基于该表来调度对DFG中的线程的执行。控制器可以被配置成将表存储在第一存储器中，并将表的一部分高速缓存在具有比第一存储器更快访问的第二存储器中。

附加地或替代地，控制器可以被配置成将DFG的集合存储在第一存储器中，并将集合的一部分高速缓存在具有比第一存储器更快访问的第二存储器中。在一个实施例中，控制器被配置成将DFG中的一个或更多个从第一存储器预取到第二存储器。

在又一个实施例中，控制器被配置成将多个线程拆分为线程集合，并一个接一个地执行线程集合。在又一实施例中，对于正在被调度的给定DFG，控制器或不参与执行给定DFG中指定的代码指令的计算节点被配置成去激活(deactivate)计算节点的至少一部分。在公开的实施例中，对于正在被调度的给定DFG，控制器被配置成去激活控制一个或更多个互连的交换机的至少一部分，该一个或多个互连不参与执行在给定DFG中指定的代码指令。