[实用新型]一种用于SAR ADC的量化器电路

说明书

本实用新型提供了一种用于SAR ADC的量化器电路，其包括多个逐次逼近数模转换单元，所述逐次逼近数模转换单元包括DAC转换器、比较器及逐次逼近逻辑模块，所述DAC转换器的输入端与所述逐次逼近逻辑模块连接，所述DAC转换器的输出端与所述比较器的一个输入端连接，所述比较器的输出端与所述逐次逼近逻辑模块连接，所述多个逐次逼近数模转换单元中比较器的另一端并联与模拟信号输入端连接，所述逐次逼近逻辑模块用于向所述DAC转换器输出参考电压并将所述比较器比较的结果向外输出。该电路可在一个周期内就可实现多位数据的转化，从而可有效提高SAR ADC电路的转换速度，而且整个电路结构相对来说也更加的简单，不会大幅增加芯片的功耗。

技术领域

本实用新型涉及SAR ADC转换器，特别涉及一种用于SAR ADC的量化器电路。

背景技术

逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps(每秒百万次采样) 的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。

尽管实现SAR ADC的方式千差万别，但其基本结构非常简单，SAR ADC实质上是实现一种二进制搜索算法。为实现二进制搜索算法，SAR ADC的N位寄存器首先设置在中间刻度(即：100....00，MSB设置为1)。这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。

现有的SAR ADC电路在模数转换的时候，都是固定时钟采样下，每个周期出固定的1 位数据，因此SAR ADC的采样速率受到限制。为了提高SAR ADC的采样速率，会使用更多级的流水线结构将进一步提高A/D转换器的吞吐速度，但是也将付出更多的芯片面积和功耗开销，或者采用更先进的工艺制程，但是会付出多出1到2倍的生产成本。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种能够实现一个周期多位数据转换的量化器电路。

为实现上述目的及其他相关目的，本实用新型提供一种用于SAR ADC的量化器电路，其包括多个逐次逼近数模转换单元，所述逐次逼近数模转换单元包括DAC转换器、比较器及逐次逼近逻辑模块，所述DAC转换器的输入端与所述逐次逼近逻辑模块连接，所述DAC转换器的输出端与所述比较器的一个输入端连接，所述比较器的输出端与所述逐次逼近逻辑模块连接，所述多个逐次逼近数模转换单元中比较器的另一端并联与模拟信号输入端连接，所述逐次逼近逻辑模块用于向所述DAC转换器输出参考电压并将所述比较器比较的结果向外输出。

优选的，其包括三个逐次逼近数模转换单元。

优选的，所述比较器与比较器失调校准电路连接。

优选的，所述DAC转换器为电容式DAC转换器。

如上所述，本实用新型具有以下有益效果：该用于SAR ADC的量化器电路包括多个并联设置的逐次逼近数模转换单元，在进行数据转换时，每个逐次逼近数模转换单元的逼近逻辑模块通过DAC转换器给相应逐次逼近数模转换单元的比较器设置不同的参考电压，这样输入的模拟电压信号就可在多个电压范围内同时进行比较，从而在一个周期内就可实现多位数据的转化，从而可有效提高SAR ADC电路的转换速度，而且整个电路结构相对来说也更加的简单，不会大幅增加芯片的功耗。

附图说明

图1为本实用新型实施例的电路图。