[发明专利]指令预取方法、指令预取装置、处理器及电子设备

说明书

一种指令预取方法、指令预取装置、处理器及电子设备。该指令预取方法包括：响应于目标指令在目标缓存中未命中，将针对目标指令的目标访问请求写入丢失状态处理队列，丢失状态处理队列包括多个访问请求，目标访问请求是多个访问请求之一，丢失状态处理队列配置为向目标缓存的下一级缓存依序发送多个访问请求；响应于目标指令预测错误，向丢失状态处理队列发送针对目标指令的取消请求；响应于取消请求，将丢失状态处理队列中位于目标访问请求之后的访问请求所占用的队列空间释放。该指令预取方法可以提升预取精度，提高丢失状态处理队列的利用率，有助于提高整体性能。

技术领域

本公开的实施例涉及一种指令预取方法、指令预取装置、处理器及电子设备。

背景技术

在计算机技术发展过程中，低价格、大容量的存储通常延迟较高，无法及时给处理器提供数据。低延迟、小容量的存储作为处理器和大容量存储的中间缓冲区域，有效地缓解了数据传输高延迟对处理器性能的影响。这种低延迟、小容量的存储技术之一就是缓存技术。

为了平衡容量和延迟，缓存分为多级。级数数字较低的缓存容量较小，延迟较低；级数数字较大的缓存反之。常用的处理器通常有三级缓存，从一级到三级，容量依次增大。一级缓存(L1 Cache)的容量通常为几十KB，二级缓存(L2 Cache)的容量为几MB，三级缓存(L3 Cache)的容量为几百MB。由于代码本身和所取数据在存储中的空间通常不重叠，为了提高处理器运行效率，通常又把一级缓存分为一级指令缓存和一级数据缓存。

随着运行在服务器中程序的代码容量增长，指令缓存的容量逐渐无法满足这些代码的缓存需求。由于增大指令缓存会增大其延迟，难以通过简单增大指令缓存的方式来满足不断增加的代码容量对更大缓存空间的需求。无法被暂存到指令缓存的代码会导致指令缓存丢失数目的增加，即必须向延迟更高的二级缓存、三级缓存、甚至内存去寻找需要的代码。访问大容量存储带来的延迟增加，可能会使处理器的性能下降。

由于指令缓存中并不是所有的代码都会在最近的一个时间段内被处理器用到，这给处理器设计人员留下了优化的空间。如果可以预测到处理器即将用到的代码，就有机会将这些代码替换指令缓存中暂时不会被用到的代码。这样就减少了处理器访问高延迟存储的几率，降低了数据传输延迟，从而提高了处理器的性能。这种技术就是指令预取技术。

发明内容

本公开至少一个实施例提供一种指令预取方法，包括：响应于目标指令在目标缓存中未命中，将针对所述目标指令的目标访问请求写入丢失状态处理队列，其中，所述丢失状态处理队列包括多个访问请求，所述目标访问请求是所述多个访问请求之一，所述丢失状态处理队列配置为向所述目标缓存的下一级缓存依序发送所述多个访问请求；响应于所述目标指令预测错误，向所述丢失状态处理队列发送针对所述目标指令的取消请求；响应于所述取消请求，将所述丢失状态处理队列中位于所述目标访问请求之后的访问请求所占用的队列空间释放。

例如，在本公开一实施例提供的方法中，位于所述目标访问请求之后的访问请求中至少一个访问请求已被发送至所述下一级缓存。

例如，在本公开一实施例提供的方法中，位于所述目标访问请求之后的访问请求是比所述目标访问请求更晚发送至所述丢失状态处理队列的访问请求。

例如，本公开一实施例提供的方法还包括：所述丢失状态处理队列向所述下一级缓存依序发送所述多个访问请求，并且所述下一级缓存依序响应各个访问请求。

例如，本公开一实施例提供的方法还包括：将所述下一级缓存返回的数据中的第一预设信息与所述数据对应的访问请求在所述丢失状态处理队列中对应的队列空间中存储的第二预设信息进行比较；响应于所述第一预设信息与所述第二预设信息匹配，将所述数据发送至所述目标缓存，并且释放所述数据对应的访问请求在所述丢失状态处理队列中对应的队列空间，其中，所述数据包括所述目标指令；响应于所述第一预设信息与所述第二预设信息不匹配，向所述下一级缓存发送一致性保持请求。