[发明专利]一种高速数字信号通道解调系统在审
申请号: | 202111660201.0 | 申请日: | 2021-12-30 |
公开(公告)号: | CN114389626A | 公开(公告)日: | 2022-04-22 |
发明(设计)人: | 侯卫兵;雷伟龙 | 申请(专利权)人: | 北京力通通信有限公司 |
主分类号: | H04B1/04 | 分类号: | H04B1/04;H03H17/02;H03H17/00 |
代理公司: | 深圳中细软知识产权代理有限公司 44528 | 代理人: | 赫泽坤 |
地址: | 100000 北京市海淀区王*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 高速 数字信号 通道 解调 系统 | ||
1.一种高速数字信号通道解调系统,其特征在于,包括:发射机,发射机用于利用数字滤波器补偿基带模拟滤波器的响应,使得级联响应在3dB带宽处更加平滑;
发射机采用可编程有限长脉冲响应TFIR滤波器级联3个固定系数的半带插值滤波器THB1、THB2和THB3,TFIR通过1、2或4的因子进行插值或直接绕过对基带低通滤波器的3dB带宽进行平滑补。
2.如权利要求1所述的一种高速数字信号通道解调系统,其特征在于,3个半带插值滤波器THB1、THB2和THB3用2倍的系数进行插值或绕过。
3.如权利要求2所述的一种高速数字信号通道解调系统,其特征在于,TFIR具有可配置的抽头数量为:20、40、60和80。
4.如权利要求2所述的一种高速数字信号通道解调系统,其特征在于,TFIR最大抽头数受TFIR时钟速率的限制。
5.如权利要求3所述的一种高速数字信号通道解调系统,其特征在于,TFIR时钟速率来源于数据处理时钟DPCLK,最大DPCLK时钟速率为500MHz。
6.如权利要求3所述的一种高速数字信号通道解调系统,其特征在于,根据HSDIG_CLK分频器的设置,DPCLK时钟速率是高速数字时钟HSDIG_CLK除以4或5。
7.如权利要求4所述的一种高速数字信号通道解调系统,其特征在于,DPCLK时钟速率影响使用的TFIR滤波器抽头的最大数量关系为:最大FIR滤波抽头数=(DPCLK时钟速率/发射机I/Q数据速率)×20。
8.如权利要求5所述的一种高速数字信号通道解调系统,其特征在于,TFIR滤波器可编程增益设置为6dB或0dB或-6dB或-12dB。
9.如权利要求1所述的一种高速数字信号通道解调系统,其特征在于,有限长脉冲响应TFIR滤波器具体包括低通FIR滤波器、半带HB插值滤波器和半带HB抽取滤波器。
10.如权利要求1所述的一种高速数字信号通道解调系统,其特征在于,有限长脉冲响应TFIR滤波器冲激响应在有限时间内衰减为零,其输出仅取决于当前和过去的输入信号值。
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