[发明专利]一种高速真随机数的产生系统

权利要求书

1.一种高速真随机数的产生系统，其特征在于，包括真随机数发生模块和处理器；

所述真随机数发生模块配置为用于生成N路并行真随机数序列；

所述处理器配置为控制所述生成N路并行真随机数序列的速率；

所述处理器控制生成N路并行真随机数序列速率的过程如下：

步骤1：所述处理器通过输出I/O口输出高低电平控制物理噪声芯片的使能引脚，通过片选控制随机数输出；

步骤2：处理器控制N路并行真随机数序列达到真随机数序列速率然后将N路并行真随机数序列进行移位处理，串行输出高速率随机bit流；

所述高速率是指速率为50MHZ以上的随机数据流；

所述处理器将N路并行真随机数序列移位处理的移位频率F的计算公式如下：

F＝f*X，其中f是随机序列的传输速率，X为移位位宽。

2.如权利要求1所述的一种高速真随机数的产生系统，其特征在于，所述真随机数发生模块包括物理噪声芯片，所述物理噪声芯片用于生成真随机数模块序列。

3.如权利要求2所述的一种高速真随机数的产生系统，其特征在于，所述物理噪声芯片为数字物理噪声源芯片，所述数字物理噪声源芯片设置有N组，分别为第一噪声源芯片，第二噪声源芯片，第三噪声源芯片，……第N噪声源芯片。

4.如权利要求3所述的一种高速真随机数的产生系统，其特征在于，N个所述数字物理噪声源芯片通过内部振荡采样的方法将随机产生的抖动噪声转变为随机数，多组随机数形成随机数序列。

5.如权利要求3所述的一种高速真随机数的产生系统，其特征在于，所述处理器采用FPGA处理器。

6.如权利要求4所述的一种高速真随机数的产生系统，其特征在于，所述数字物理噪声源芯片输出信号给FPGA处理器，通过FPGA处理器对输出信号内部延时，消除数据和时钟数据在电路传输中产生的延时。

7.如权利要求6所述的一种高速真随机数的产生系统，其特征在于，所述延时值和延时量根据输入数据周期T来决定；

所述周期T分为64tap，每一步tap延时步长为T/64，最大延时步长为32tap。

8.如权利要求7所述的一种高速真随机数的产生系统，其特征在于，所述处理器包括移位触发时钟，移位触发时钟通过内部或外部时钟发生电路，经PLL倍频电路输出高频时钟信号。

9.如权利要求7所述的一种高速真随机数的产生系统，其特征在于，所述移位触发时钟利用产生的高频时钟信号对N路并行真随机数序列进行采样移位，将多路低速的并行随机序列通过移位输出串行的随机序列。

10.如权利要求8所述的一种高速真随机数的产生系统，其特征在于，所述移位处理通过移位的位数为X位的移位寄存器。