[发明专利]一种带冗余算法的高速SAR-ADC电路

权利要求书

1.一种带冗余算法的高速SAR-ADC电路，其特征在于，包括：

DAC阵列单元，对输入信号进行采样，并利用电容间电荷再分配完成二进制搜索算法；

动态比较器，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化，所述动态比较器包括比较器和按位锁存器，所述DAC阵列单元的输出端与比较器的输入端相连，所述比较器的输出端与按位锁存器的输入端相连，所述按位锁存器的锁存端与DAC阵列单元的输入端相连；

时钟逻辑单元，用于提供采样保持时钟、复位时钟和同步时钟，所述时钟逻辑单元的时钟输出端与DAC阵列单元、比较器、位锁存器以及组合逻辑单元相连；

组合逻辑单元，根据比较器的输出结果来控制信号切换电容阵列，完成对冗余位进行转换并缓冲输出量化码，所述组合逻辑的输入端与按位锁存器的输出端相连。

2.根据权利要求1所述的一种带冗余算法的高速SAR-ADC电路，其特征在于：所述时钟逻辑单元的采样保持时钟与DAC阵列单元相连，时钟逻辑单元的复位时钟与比较器和按位锁存器相连，时钟逻辑单元的同步时钟与组合逻辑相连。

3.根据权利要求1所述的一种带冗余算法的高速SAR-ADC电路，其特征在于：所述DAC阵列单元由带多个冗余位的呈二进制排列的电容阵列和开关组成。

4.根据权利要求3所述的一种带冗余算法的高速SAR-ADC电路，其特征在于：所述DAC阵列单元中单位电容C位金属与金属之间设有寄生电容，寄生电容值为1.5fF。

5.根据权利要求1所述的一种带冗余算法的高速SAR-ADC电路，其特征在于：所述组合逻辑单元采用二进制全加算法。

6.根据权利要求5所述的一种带冗余算法的高速SAR-ADC电路，其特征在于：在通过所述比较器的结果后通过组合逻辑单元构成10位并行输出。