[发明专利]DDR4接口数据交错走线的识别与重映射方法

说明书

本发明涉及芯片技术领域，尤其涉及一种DDR4接口数据交错走线的识别与重映射方法，通过CA信号线往DRAM颗粒里MPR寄存器写入特定码型独热码，然后通过DQ按照并列方式读回来MPR寄存器中的独热码。本发明可以自动识别DDRPHY与DRAM颗粒的DDR4接口DQ间交错连接情况，并自动配置寄存器remap重映射DDRPHY内DQ。

技术领域

本发明涉及芯片技术领域，尤其涉及一种DDR4接口数据交错走线的识别与重映射方法。

背景技术

DDR是目前最常见的内存接口，而绝大多数芯片都需要用到内存，尤其是SOC芯片。SOC芯片内通常需要集成一个DDRPHY(Double Data Rate Physical Interface)，将内部数字信号进行模拟调制为PCB板上的高速信号后与DRAM颗粒存取数据。DDR作为世界最通用的技术协议家族之一，经过几十年发展，从低速到高速依次发展DDR1/DDR2/DDR3/DDR4/DDR5，以及其他衍生类LPDDR/GDDR/HBM/等协议。

DDR4接口总体分为两类信号——CA(控制)信号传递命令/地址与DQ/DM/DQS(数据)等信号传递数据。

DQ总的位宽决定了整个芯片数据总线位宽；在PCB板上需要对面有相匹配位宽的DRAM颗粒来拼接。DRAM颗粒有三种位宽规格——X4、X8、X16，DDR接口总线位宽设计为16bit，如果用X16的DRAM颗粒，只需要一颗，如图6；如果用X8的DRAM颗粒，则需要两颗，如图7；如果用X4的颗粒，则需要4颗。PCB板上布局连接SOC芯片与DDR颗粒的时候，必须要保证CA信号间的一一对应，但是很难做到DQ间一一对应(即DDRPHY DQ0连接DRAM DQ0；DDRPHY DQn连接DRAM DQn等)，经常会出现DDRPHY DQn连接到DRAM DQm的现象，如图8。

DDRPHY与DRAM颗粒间的DQ信号被DQS高速双沿采样并行传输，如DDR4协议规定速率就到了1600Mbps～3200Mbps。由于芯片内跟PCB上的走线差异，DQ与DM与DQS等电信号间在传递到接收方时会出现mismatch。每次上电开始工作，DDRPHY都会做training(训练)，调整DDRPHY内部DQ/DM与DQS等信号的TX/RX delayline(延迟线)；使DQ与DM与DQS等电信号间在传递到接收方时都互相match，DQ/DM被DQS正确采样到中心点。其中有两个非常重要的training—分别是read training跟write training。

第一种常用也非常经典的Read training方式是DDRPHY从DRAM颗粒中读取MPR寄存器中预存的testpattern(测试码型)，跟内部产生的校对用的testpattern做对比，然后逐bit调整内部DQ/DM/DQS rx delayline，找到对比测试通过的左右边界，并记录，最后取中间值。做完read training，保证读没问题后，DDRPHY才能做write training，即写自定义的随机pattern到DRAM颗粒，然后再读回来，检查数据是否匹配，再逐bit调整内部DQ/DM/DQS tx delayline找到对比测试通过的左右边界，并记录，最后取中间值。这里的readtraining读数据一定要放在write training写数据前面；而这里read training可以通过是基于两个前提；一个是DRAM颗粒跟DDRPHY内的testpattern一致，第二个是DDRPHY DQn与DRAM DQn之间一一对应映射。第一个前提基于DDRn协议的规定，肯定是一致的，但是第二个前提由于前面提到PCB板DQ间布线的复杂性，经常得不到满足；所以这个问题也经常导致DDR接口调试时间的耽误。