[发明专利]用于减少干扰的读取和写入操作的定时及相关装置、系统和方法

说明书

本申请涉及用于减少干扰的读取和写入操作的定时及相关装置、系统和方法。一种装置可包含第一DQ引脚、第二DQ引脚和输出电路。所述输出电路可配置成基于定时模式，在所述第一DQ引脚处提供第一信号，并在所述第二DQ引脚处提供第二信号。在一些实施例中，基于所述定时模式，所述输出电路可配置成相对于所述第二信号延迟所述第一信号，使得所述第一信号的上升和下降边沿不与所述第二信号的上升和下降边沿一致。在这些或其它实施例中，所述装置可进一步包含模式寄存器，其中所述第一信号的转换速率至少部分地基于所述模式寄存器的值。还公开相关联的系统和方法。

优先权申请

本申请要求2020年12月1日提交的第17/108,850号美国专利申请“用于减少干扰的读取和写入操作的定时及相关装置、系统和方法(TIMING OF READ AND WRITEOPERATIONS TO REDUCE INTERFERENCE,AND RELATED DEVICES,SYSTEMS,AND METHODS)”的提交日的权益。

技术领域

本公开的实施例涉及存储器装置。更确切地说，各种实施例涉及存储器装置中的读取和写入操作的定时，并涉及相关方法、装置和系统。

背景技术

存储器装置通常提供为计算机或其它电子系统中的内部的基于半导体的集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。

发明内容

本公开的一或多个实施例可包含一种装置。所述装置可包含第一引脚、第二引脚和输出电路。所述输出电路可配置成基于定时模式在所述第一引脚处提供第一信号，并基于所述定时模式在所述第二引脚处提供第二信号。所述定时模式可指示以下中的一个或两个：所述第一信号和所述第二信号之间的延迟，及所述第一信号和所述第二信号中的至少一个的转换速率。

本公开的一或多个实施例可包含一种系统。所述系统可包含存储器装置和主机。所述存储器装置可包含第一引脚、第二引脚和输出电路。所述输出电路可配置成基于定时模式生成数个信号，所述定时模式指示以下中的一个或两个：所述数个信号中的至少两个信号之间的延迟，及所述数个信号的转换速率。所述主机可包含以通信方式耦合到所述存储器装置的所述第一引脚的第三引脚、以通信方式耦合到所述存储器装置的所述第二引脚的第四引脚，及输入电路。所述输入电路可配置成接收所述第一信号并接收所述第二信号。

本公开的一或多个实施例可包含一种方法。所述方法可包含基于存储器装置的模式寄存器的至少一个位的值，确定用于所述存储器装置的信号传输的定时模式。所述方法还可包含基于所述定时模式在所述存储器装置的第一DQ引脚处提供第一信号。所述方法还可包含基于所述定时模式在所述存储器装置的第二DQ引脚处提供第二信号。

附图说明

尽管本公开利用确切地指出且清楚地要求特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征和优势可在结合附图阅读时根据以下描述更轻松地确定，在附图中：

图1是根据本公开的至少一个实施例的示出实例存储器装置的功能框图。

图2是根据本公开的至少一个实施例的示出实例存储器系统的功能框图。

图3是示出DQ信号的定时模式的时序图。

图4是根据本公开的至少一个实施例的示出DQ信号的实例定时模式的时序图。

图5是根据本公开的至少一个实施例的示出DQ信号的另一实例定时模式的时序图。

图6是根据本公开的至少一个实施例的示出DQ信号的又一实例定时模式的时序图。