[发明专利]用于监测集成电路中的数据和时序信号的设备和方法

说明书

本公开的实施例涉及用于监测集成电路中的数据和时序信号的设备和方法。集成电路包括包含触发器的数据传播路径。触发器包括第一锁存器和第二锁存器。集成电路包括用作虚拟锁存器的第三锁存器。第三锁存器的输入被耦合到第一锁存器的输出。集成电路包括故障检测器，故障检测器被耦合到触发器的输出和第三锁存器的输出。第三锁存器包括信号传播延迟，信号传播延迟被选择为使得在触发器的第二锁存器未能在给定时钟周期内捕获数据之前，第三锁存器将在给定时钟周期内未能捕获数据。故障检测器检测第三锁存器何时未能捕获数据。

技术领域

本公开涉及集成电路领域。本公开更具体地涉及监测集成电路逻辑电路中的时序信号。

背景技术

集成电路通常包括大量的触发器和其他逻辑电路。信号穿过触发器和其他逻辑电路来传递。在许多情况下，预计信号会在非常严格的时序窗口中传递通过电路装置的某些区段。如果信号未在这些时间窗口内穿过，则集成电路的功能将会出现故障。

图1A是集成电路100的一部分的框图。集成电路包括第一触发器101、第二触发器102和组合逻辑103。第一触发器101具有数据输入D1、数据输出Q1和时钟输入CLK。第二触发器102具有数据输入D2、数据输出Q2和时钟输入CLK。第一触发器和第二触发器各自接收相同的时钟信号。

组合逻辑103位于第一触发器101的数据输出Q1与第二触发器102的数据输入D2之间。组合逻辑103可以包括一个或多个逻辑门、缓冲器、反相器或其他类型电路组件。组合逻辑103可以被配置为从第一触发器101接收信号并且将信号或基于原始信号的另一信号传递到触发器102。

图1B是与图1A的集成电路100相关联的信号的时序图150。具体地，时序图150图示了第一触发器101和第二触发器102两者的时钟端子CLK处的时钟信号、第一触发器101的数据输入D1处的电压、第一触发器101的数据输出Q1处的电压以及第二触发器102的数据输入D2处的电压。触发器101、102和组合逻辑103的功能将结合图1A和图1B来描述。

在时间T0处，第一触发器101的数据输入D1变高。这对应于第一触发器101接收数据。在时间T1处，CLK变高。如果数据在时钟信号CLK变高之前到达数据输入D1处，则第一触发器101将在该时钟周期期间处理数据。这意味着触发器101将响应于时钟信号的上升沿，将D1处的数据信号传递到数据输出Q1。因此，到达数据输入D1处的数据将在时钟信号的下一上升沿被触发器101处理。

在时间T2处，数据输出Q1变高。这对应于触发器101已处理了在D1处接收的数据。从图1B中可以看出，时钟信号的上升沿与数据输出Q1处出现的数据之间存在延迟。该延迟在图1B中被称为“延迟1”。延迟是信号传递通过触发器101的内部电路的结果。

组合逻辑103从第一触发器101的数据输出Q1接收数据。组合逻辑103处理数据信号并且将数据信号传递到第二触发器102的数据输入D2。在时间T3处，第二触发器102的数据输入D2变高。这对应于触发器102从组合逻辑103接收数据信号。如图1B中可以看出，在第一触发器101的数据输出Q1变高与第二触发器102的数据输入D1变高之间存在第二延迟“延迟2”。该延迟对应于组合逻辑103的处理时间。

在时间T4处，时钟信号变高。如果第二触发器102的数据输入D2在时钟信号的上升沿之前已接收到来自组合逻辑的数据信号，则第二触发器102将处理数据并且响应于时钟信号的上升沿，将数据传递到第二触发器102的数据输出Q2。然而，如图1B所示，在D2变高与时钟信号的上升沿之间存在第三延迟“延迟3”。第三延迟对应于第二触发器102的置位延迟。在数据由组合逻辑103输出并且在数据输入D2处接收之后，针对第二触发器102有置位时间，以便能够处理数据。如果时钟信号在置位时间完成之前变高，则触发器102将不处理数据，直到时钟信号的下一上升沿。