[发明专利]端口时延的约束方法、装置、电子设备、存储介质

说明书

一种端口时延的约束方法、装置、电子设备、存储介质。该端口时延的约束方法包括：获取多个模块中的所有端口，其中，所有端口包括多个第一端口；针对多个第一端口中的每个第一端口：获取与第一端口对应的N个时序逻辑器件和第一端口所属的模块对应的模块时钟信息；基于N个时序逻辑器件和模块时钟信息，确定与第一端口相关联的至少一个时钟对象以及至少一个时钟对象分别对应的至少一个对象信息；确定第一端口的端口类型；根据端口类型、至少一个时钟对象和至少一个对象信息，设置第一端口的端口时延。该端口时延的约束方法能够基于设计本身，自动对各个模块的端口设置完备的端口约束，节约迭代时间。

技术领域

本公开的实施例涉及一种端口时延的约束方法、端口时延的约束装置、电子设备、非瞬时性计算机可读存储介质。

背景技术

随着集成电路工艺水平的提高，芯片性能的提升，集成电路设计规模越来越庞大。在开发设计大规模的集成电路时，为了提高设计和物理实现的速度，降低版本迭代时间，一般会将设计电路切割成较小的模块进行处理。在不同的模块的设计实现过程当中，为了保证芯片功能的正确，需要模块的时序满足设计需求，通常，模块的时序主要包括两个方面：模块内部时序和模块端口时序。

发明内容

本公开至少一实施例提供一种端口时延的约束方法，应用于集成电路的设计，其中，所述集成电路包括多个模块，每个模块包括至少一个时序逻辑器件和至少一个端口，所述方法包括：获取所述多个模块中的所有端口，其中，所述所有端口包括多个第一端口；针对所述多个第一端口中的每个第一端口：获取与所述第一端口对应的N个时序逻辑器件和所述第一端口所属的模块对应的模块时钟信息，其中，所述N个时序逻辑器件中的每个时序逻辑器件与所述第一端口直接电连接，或者，所述每个时序逻辑器件与所述第一端口通过至少一个组合逻辑器件电连接，N为正整数；基于所述N个时序逻辑器件和所述模块时钟信息，确定与所述第一端口相关联的至少一个时钟对象以及所述至少一个时钟对象分别对应的至少一个对象信息；确定所述第一端口的端口类型；根据所述端口类型、所述至少一个时钟对象和所述至少一个对象信息，设置所述第一端口的端口时延。

例如，在本公开至少一实施例提供一种端口时延的约束方法中，获取与所述第一端口对应的N个时序逻辑器件，包括：响应于所述第一端口不用于输入时钟信号，从所述第一端口所属的模块包括的至少一个时序逻辑器件中确定所述N个时序逻辑器件。

例如，在本公开至少一实施例提供一种端口时延的约束方法中，获取所述第一端口所属的模块对应的模块时钟信息，包括：确定所述第一端口所属的模块包括的至少一个时序逻辑器件；获取与所述至少一个时序逻辑器件一一对应的至少一个器件时钟信息，其中，所述模块时钟信息包括所述至少一个器件时钟信息。

例如，在本公开至少一实施例提供一种端口时延的约束方法中，基于所述N个时序逻辑器件和所述模块时钟信息，确定与所述第一端口相关联的至少一个时钟对象以及所述至少一个时钟对象分别对应的至少一个对象信息，包括：基于所述模块时钟信息，确定与所述N个时序逻辑器件一一对应的N个器件时钟信息；根据所述N个器件时钟信息，确定与所述第一端口相关联的所述至少一个时钟对象以及所述至少一个时钟对象分别对应的至少一个对象信息。

例如，在本公开至少一实施例提供一种端口时延的约束方法中，每个器件时钟信息包括触发沿信息，根据所述N个器件时钟信息，确定与所述第一端口相关联的所述至少一个时钟对象，以及所述至少一个时钟对象分别对应的至少一个对象信息，包括：根据所述N个器件时钟信息，确定N个时钟对象；从所述N个时钟对象中确定所述至少一个时钟对象，其中，所述至少一个时钟对象彼此不同；针对所述至少一个时钟对象中的每个时钟对象：根据所述N个器件时钟信息，确定所述每个时钟对象对应的至少一个触发沿信息，基于所述至少一个触发沿信息，确定所述每个时钟对象对应的相位信息，其中，所述每个时钟对象对应的对象信息包括所述每个时钟对象对应的相位信息。