[发明专利]一种基于FPGA的数据信息快速排序方法、系统、设备及存储介质

权利要求书

1.一种基于FPGA的数据信息快速排序方法，其特征在于，该方法包括：

步骤1)确定待排序的数据序列的内部缓存大小，并建立缓存；其中，所述待排序的数据序列包括多个数据点；

所述内部缓存大小包括：缓存宽度和缓存深度；所示缓存宽度为数据点的数量，所述缓存深度为待排序的数据序列的数据点对应的最大值；

步骤2)从外部读入待排序的数据序列中的第i个数据点，将读入的第i个数据点作为缓存地址与其对应的数据区一一映射，并逐个存入步骤1)建立的缓存中；

步骤3)在步骤2)读入第i个数据点时，在FPGA内部更新最大值数据寄存器和最小值数据寄存器，对应的记录待排序的数据序列中的最大值数据点与最小值数据点；

步骤4)重复步骤2)和3)，直到将待排序的数据序列中的每个数据点作为缓存地址和对应的数据区写入缓存中，得到缓存后的待排序的数据序列，同时在重复步骤2)和步骤3)的过程中，更新最大值数据点和最小值数据点，得到缓存后的待排序的数据序列中的最大值数据点与最小值数据点；

步骤5)根据所需要的排序情况，对缓存后的待排序的数据序列进行对应的排序，逐个读取每个数据点，完成排序；

待排序数据放入对应的缓存地址后，将与该缓存地址对应的数据区flag标记为1，无数据放入对应的缓存地址后，将与该缓存地址对应的数据区flag标记为0；如果序列中有重复数据，则对重复数据进行累加计数。

2.根据权利要求1所述的基于FPGA的数据信息快速排序方法，其特征在于，所述步骤5)具体包括：

若所需要的排序情况为升序，则对缓存后的待排序的数据序列进行升序排序，从最小缓存地址开始逐个读取，一直读到最大缓存地址，得到排序后的数据序列；

对读出的每个缓存地址对应的数据区中的数值进行判断；

如果该数据区中的数值不为0，则表明该缓存地址为待排序的数据序列的中的有效数据，将该缓存地址放入排序后数据序列中，完成排序，并提取数据区中的有效数据，将该数据区中的数值作为重复的有效数据的数量；

如果该数据区中的数值为0，则表明该缓存地址为待排序的数据序列的中的无效数据，跳过该地址，继续读取下一个缓存地址。

3.根据权利要求1所述的基于FPGA的数据信息快速排序方法，其特征在于，所述步骤5)具体包括：

若所需要的排序情况为降序，则对缓存后的待排序的数据序列进行降序排序，从最大缓存地址开始逐个读取，一直读到最小缓存地址，得到排序后的数据序列；

对读出的每个缓存地址对应的数据区中的数值进行判断；

如果数据区中的数值不为0，则表明该缓存地址为待排序的数据序列的中的有效数据，将该缓存地址放入排序后数据序列中，完成排序，并提取数据区中的有效数据，将该数据区中的数值作为重复的有效数据的数量；

如果该数据区中的数值为0，则表明该缓存地址为待排序的数据序列的中的无效数据，跳过该地址，继续读取下一个地址。