[发明专利]一种在低速时钟下对高速信号的下变频处理系统和方法

说明书

本发明涉及一种在低速时钟下对高速信号的下变频处理系统，包括采样模块和FPGA模块，采样模块采集模拟信号后经过模数转换输入FPGA模块中，FPGA模块包括接口、若干个乘法器、NCO和累加器；接口将采样后的数据传送到乘法器中，NCO与乘法器相连，将接口传送的数据的原始频率转换映射到NCO的频率范围，经过NCO变频后得到的数据分为实部信号和虚部信号，实部信号和虚部信号分别通过对应的累加器累加。本发明还提供了一种基于该系统的方法。通过对FPGA的NCO的控制系统，实现了在低速时钟下对高速信号的下变频处理，最大限度的节省了FPGA的乘法器资源，在乘法器资源不丰富的中低端FPGA上可得到成功应用。

技术领域

本发明涉及窄带信号高速采样分析领域，尤其涉及一种在低速时钟下对高速信号的下变频处理系统和方法。

背景技术

目前国内外比较常见FPGA的稳定工作时钟一般不会超过300MHz，但是高速信号采样一般都可以达到1G以上，如何在低速时钟下对高速信号进行下变频处理，目前已经有比较成熟的方法，但这些方法一般都要求有丰富的FPGA的乘法器资源，与此相应只有中高端FPGA才能满足需求。如何在保证各项指标的情况下，在乘法器资源不丰富的中低端FPGA上实现低速时钟下对高速信号的进行下变频处理，将是一个需要解决的问题。

发明内容

为解决现有的技术问题，本发明提供了一种在低速时钟下对高速信号的下变频处理系统和方法。

本发明的具体内容如下：一种在低速时钟下对高速信号的下变频处理系统，包括采样模块和FPGA模块，采样模块采集模拟信号后经过模数转换输入FPGA模块中，FPGA模块包括接口、若干个乘法器、NCO(数字振荡器)和累加器；接口将采样后的数据传送到乘法器中，NCO与乘法器相连，将接口传送的数据的原始频率转换映射到NCO的频率范围，经过NCO变频后得到的数据分为实部信号和虚部信号，实部信号和虚部信号分别通过对应的累加器累加。

进一步的，采样模块的采样时钟与FPGA模块接口的同步时钟是同步同源。

进一步的，FPGA模块还包括滤波器，累加器与滤波器相连。

本发明还公开了一种在低速时钟下对高速信号的下变频处理方法，基于上述任一处理系统，包括如下步骤：

S1，确定采样模块采样时钟下的信号与接口的同步时钟下的信号的关系，取NCO的数量为4；

S2，NCO下变频，将接口传送的数据的原始频率转换映射到NCO的频率范围，包括实部转换和虚部转换；

S3，S2得到的多路实部信号和虚部信号分别通过累加器累加。

进一步的，S3中累加器的输出信号分别通过滤波器，得到信号的幅度、相位、频率信息。

进一步的，S2中NCO的下变频处理采用相移下变频法：

设高速AD输出的信号如下:

k∈N，N为NCO个数；

令k＝4m+n,m∈N,n＝0,1,2,3，则高速AD输出信号为：

m∈N,n＝0,1,2,3；

假设高速AD的时钟是FPGA的数据接收的工作时钟的4倍，

在FPGA的一个时钟的时间间隔，AD将有4个数据刷出，4个FPGA的NCO产生与之对应的4个信号，分别为：

当n＝0时，m∈N

当n＝1时，m∈N

当n＝2时，m∈N

当n＝3时，m∈N

按照以下公式，把信号按频率分为4类: