[发明专利]多通道高速AD采样装置

说明书

本发明公开的一种多通道高速AD采样装置，通用性好，采样速率高。本发明通过下述技术方案实现：FPGA电路配置锁相环PLL和高速AD芯片，将外部连接器输入或由板载晶振，通过锁相环PLL锁相后输出AD采样时钟提供给高速AD芯片作为采样时钟；模拟中频信号通过至少4个任一路SMP插座送入ADC通道上，经过模拟匹配电路后送入模数AD采集电路进行采样，根据时钟同步电路输入同步SYNC信号，将采样信号送入各自ADC通道上串联的变压器采样，转成4组支持片间同步的低电压差分信号LVDS，采样后的高速LVDS并行数据和双沿对齐时钟信号，输出到点对点或一点对多点连接的FMC连接器，完成4路模拟信号的采样。

技术领域

本发明涉及测控、通信以及软件无线电等领域，特别涉及一种高速AD采样装置。

背景技术

在测控、通信系统中，AD采样的速率、同步及模拟输入带宽对系统设计和性能有很大影响，特别在软件无线电领域，高速AD采集起着非常关键的作用。现有的采集卡接口多为PCI总线、ISA总线、1394总线等，不仅成本高，而且难于实现。并且现有的FMC采 集板卡采集速率不高，且连接至fpga后系统整体延迟较高，不能灵活支持板上可编程采样 时钟和外部参考时钟，工作状态无法检测等问题。目前用于测控、通信等领域的采集装置体 积大、采样速度低、设计周期长、不能复用、不易扩展，可靠性验证不充分，多个采集装置 之间无法保证同步，不具备独立的板载时钟等缺点。

随着雷达技术及现代宽带通信技术的发展,高速ADC在数字化宽带接收器的设计中起 了重要作用

，系统对模拟输入带宽的要求越来越宽,这时对ADC的性能要求也会越来越高,传统的采集 系统已经不能满足高数据率的要求。以往的设计难以满足当前的要求。中频采样及射频采样 在雷达信号处理中的应用范围不断扩大，采样技术也呈现出新的特点，如集成度高、通道多、 分辨率高等。现有应用于雷达信号采集电路多为三通道、四通道，最多的为八通道；采样率 不等，自KHz至GHz均有；分辨率则主要有8位、10位、14位与16位。通常采样率 越高，分辨率就会越低。我国现阶段还没有推出同时满足高采样率与高分辨率的多通道AD 产品。这种情况下，被应用到雷达信号处理领域的该方面产品更是少之又少。以某项雷达 信号处理为例，高速AD采样模块的具体特点如下:(1)12通道中频信号输入；(2)可通过软件 配置采样率，最高达250Mbps；(3)分辨率达14位；(4)体积小，集成度高。1该项目对AD采样电路的相关指标要求为:通道数为12通道、采样率不低于160MHz、分辨率不低于14 位、有效位数不低于10位、SFDR不低于80dBc，以及对FPGA处理资源及存储能力的 要求，可用电路板面积约为10cm*11cm。在这种情况下，采用传统单通道AD芯片的方案 由于占用电路板面积较大、调理电路复杂、成本高而且无法满足要求。时钟电路设计在高 速数据采集系统内，时钟为最关键的部分之一。其信号的准确度对整个AD的检测性能产 生直接影响。理论上14位的AD芯片ADS4449可提供86dB的SNR，实际应用中，采 样时钟的抖动一定会带来信噪比的降低。采样时钟如果产生抖动，将会使得整个电路的性能 变差，具体是导致信噪比与有效位数等参数出现恶化。在数字技术水平持续提升的过程中， 在对雷达回波信号进行采样的时候多集于中频，在提高模拟输入信号的频率时，时钟抖动所 对应的要求也提升。因此，在ADC设计中，时钟质量非常关键。在设计的过程中，时钟抖 动将减少信噪比，并且使得通道间的幅相一致性被破坏。当要求信噪比为72dB、无杂散动 态范围为83dB时，必须使用一个抗混叠滤波器(AAF)，以改善杂散性能并使信号谐波较低。 但这并不能解决输入驱动和通道平坦度问题。在设计的过程中实现两方面的分别供电，且需 要在两者间设置隔离滤波电路，还需要隔离好不一样电源的同一电压。电路设计时数字地、 模拟地不做区分，盲目分离接地层只会增加返回路径的电感，它所带来的坏处大于好处，关 键是电路分割要合理，这样就不必分离接地层。良好的电路分割方式需要运用多种容量不一 的电容来减少功率传输系统(PDS)产生的阻抗，所选择的电容应具备恰当的电容量及种类， 以此而减少PDS阻抗，但不是全部的电容都是平等的，哪怕是同一个供应厂商，在样式及 工艺等方面也是不一样的。如果选用电容容值或者类型错误，可能会形成感性环路，从而给 PDS产生负面影响。由于运用了不一致的电容，亦或者是电容装配不恰当，均有可能导致 谐振现象出现。