[发明专利]一种AES加密电路设计方法

说明书

本发明公开了一种AES加密电路设计方法，包括AES加密电路总体结构，AES加密电路总体结构由密钥扩展模块、加密/解密模块和控制模块组成，密钥扩展模块包括3个128位寄存器、4个8*8S盒、1个128位4选1选通器、1个32位2选1选通器、1个轮常数产生模块和异或运算模块，加密/解密模块包括16个8*8S盒、16个8*8逆S盒、16个{02}{03}乘字节模块、16个{09}{0b}{0d}{0e}乘字节模块、1个128位寄存器、1个128位2选1选通器、16个8位4选1选通器、32个8位2选1选通器和异或运算模块。本发明设置的密钥扩展模块、加密/解密模块和控制模块，可实现AES密码算法加解密，对计算机网络、通信网络和传感器网络中敏感信息加密保护，以免敏感信息在存储传输过程中泄露，保证信息安全。

技术领域

本发明涉及加密电路领域，特别涉及一种AES加密电路设计方法。

背景技术

AES密码算法是目前应用最广的分组迭代型对称密码算法，广泛应用于各种计算机网络、通信网络和传感器网络中，用于保证信息安全，成为各种安全协议中首选的对称密码算法，本专利内容为实现AES密码算法的加解密电路的设计方法。

发明内容

本发明的目的在于提供一种AES加密电路设计方法，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：一种AES加密电路设计方法，包括AES加密电路总体结构，所述AES加密电路总体结构由密钥扩展模块、加密/解密模块和控制模块组成。

优选的，所述密钥扩展模块包括3个128位寄存器、4个8*8S盒、1个128位的4选1选通器、1个32位的2选1选通器、1个轮常数产生模块和多个异或运算模块。

优选的，所述加密/解密模块包括16个8*8S盒、16个8*8逆S盒、16个{02}{03}乘字节模块、16个{09}{0b}{0d}{0e}乘字节模块、1个128位寄存器、1个128位的2选1选通器、16个8位的4选1选通器、32个8位的2选1选通器和多个异或运算模块。

优选的，3个所述128位寄存器分别用来保存种子密钥、每一轮的加密或解密密钥和第10轮加密密钥，4个所述8*8S盒用来实现密钥扩展中的S盒变换，多个所述异或运算模块用于实现密钥扩展中的异或运算。

优选的，1个所述轮常数产生模块用于产生密钥扩展中的轮常数，1个所述128位的4选1选通器用于从4个来源中选择1个写入轮密钥寄存器作为下一个周期要使用的轮密钥，1个所述32位的2选1选通器用于从2个来源中选择1个作为S盒变换的输入。

优选的，16个所述8*8S盒用于实现加密过程中的S盒变换，16个所述8*8逆S盒用于实现解密过程中的逆S盒变换。

优选的，16个所述{02}{03}乘字节模块用于实现加密过程中的{02}乘字节运算和{03}乘字节运算，16个所述{09}{0b}{0d}{0e}乘字节模块用于实现解密过程中的{09}乘字节运算、{0b}乘字节运算、{0d}乘字节运算和{0e}乘字节运算。

优选的，多个所述异或运算模块用于实现加密或解密过程中的异或运算，1个所述128位寄存器用于保存每一轮加密或解密变换的结果和最终结果，所述选通器用于从多个数据来源中选择一个输出。

优选的，从所述密钥扩展模块和加密/解密模块中选择某一电路模块，某一所述电路模块设置多个。

优选的，多个所述某一电路模块用于提高加解密速度。

本发明的技术效果和优点：

(1)本发明通过设置的密钥扩展模块、加密/解密模块和控制模块，可实现AES密码算法的加解密，用于对计算机网络、通信网络和传感器网络中的敏感信息进行加密保护，以免敏感信息在存储和传输过程中泄露，保证信息安全；