[发明专利]一种异步时序控制电路设计方法及装置

说明书

本发明公开了一种异步时序控制电路设计方法及装置，首先构建目标电路的目标状态编码表，目标状态编码表能够示出目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；根据目标状态编码表，确定目标电路的模块架构；确定模块架构的查找表电路；确定查找表电路的最小项选通电路；确定最小项选通电路的位单元电路，位单元电路为实现目标电路的基本电路单元。如此，采用自顶至低的模块化设计流程，基于目标电路的目标状态编码表，从顶层模块架构设计开始，逐步对每一层子电路的组成结构和实现方法进行细化设计，有效降低电路设计和验证过程的复杂度和成本开销，设计得到的异步控制电路具有高时序可靠性。

技术领域

本发明涉及数字集成电路技术领域，尤其涉及一种异步时序控制电路设计方法及装置。

背景技术

目前，基于电路状态编码的异步时序控制电路设计技术方案包括以下步骤：①将目标电路的期望行为通过对其输入和输出信号在电路正常运行过程中所经历的电平变化过程予以状态编码(state encoding)。②通过使用逻辑综合技术 (logic synthesis)将目标电路的状态编码表达形式转化生成为该电路输出信号的布尔逻辑表达式。③通过使用工艺映射技术(technology mapping)将布尔逻辑表达式转化生成为对应的CMOS门级电路。具体的，可选择将每一个电路输出信号映射至具有原子操作特性的单个复合门(singleatomic complex gate)或者基于状态保持器件，例如泛化C门(generalized C-elements)或RS锁存器(RS latch)，的由简单门(simple gates)构成的子电路网络。

但是，上述方案存在以下问题，基于状态空间探索的逻辑综合算法的复杂度随电路信号数量增加呈指数增长。因此在大规模异步时序控制电路的设计开发过程中，上述步骤②将大大增加电路设计和验证的成本开销。

另外，在选择使用复合门工艺的情况下，并非所有电路信号的布尔逻辑表达式都能被映射至具有原子操作特性的CMOS复合门电路，例如输入变量涉及反相操作并且不能通过德摩根定律(Demorgan’s Law)将输入变量反相操作转化为输出变量反相操作的逻辑表达式。如果采用上述方法，步骤③中需要选择将复合门通过逻辑拆分(logicdecomposition)的方法映射至标准单元库，则有可能会引入冒险行为(hazard behavior)，从而导致电路时序错误。并且，当选择使用基于状态保持器件的工艺映射方法时，状态保持器件的置位逻辑表达式(set logic)和复位逻辑表达式(reset logic)需要满足单调覆盖条件(monotonic covering condition)的要求才能保证生成的目标电路无冒险行为，将进一步增大步骤③中异步控制电路设计和验证过程的难度和成本开销。

发明内容

本发明实施例为了解决异步时序控制电路设计过程中存在的上述问题，创造性地提供一种异步时序控制电路设计方及装置。

根据本发明第一方面，提供了一种异步时序控制电路设计方法，所述方法包括：构建目标电路的目标状态编码表，所述目标状态编码表能够示出所述目标电路在运行过程中的能够到达多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；根据所述目标状态编码表，确定所述目标电路的模块架构，所述模块架构包括多个输入驱动电路和多个查找表电路，所述输入驱动电路的数量与所述初级输入信号的个数相等，所述查找表电路的数量与所述初级输出信号的个数相等；确定所述模块架构的所述查找表电路，所述查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一所述查找表电路包括的最小项选通电路的数量与所述目标状态的总数相等；确定所述查找表电路的最小项选通电路，每一所述最小项选通电路包括一个电平选择电路和多个位单元电路，每一所述最小项选通电路包括的位单元电路的数量等于所述初级输入信号的个数和所述初级输出信号的个数之和；确定所述最小项选通电路的位单元电路，所述位单元电路为实现所述目标电路的基本电路单元。