[发明专利]一种逐次逼近型模数转换器的电容失配校准方法及系统

说明书

本发明提出一种逐次逼近型模数转换器的电容失配校准方法及系统，电容失配校准方法具体包括：S1、数字随机抖动信号与模拟输入信号共同输入电容型数模转换器；S2、通过比较器将电容型数模转换器的输出与参考点位作比较，存储得到的输出数字码；S3、计算相应输出数字码的评估值；S4、根据该评估值与数字随机抖动信号求得相关系数，若相关系数的绝对值在误差允许范围内接近0，则得到正确的电容权重，否则，对电容权重进行反馈调节，返回步骤S3；S5、通过补偿数字码得到理想码，更新数字码。本发明通过模拟信号域伪随机信号的注入和数字校准，得到更加接近电容阵列实际权重的值，从而提高了电路的信噪失真比等动态参数。

技术领域

本发明涉及混合信号电路领域，特别是一种逐次逼近型模数转换器的电容失配校准方法及系统。

背景技术

在通信电路中，模数转换器(ADC)是非常重要的模块，它负责把射频前端(RFFE)接收的模拟信号转换为数字信号，提供给数字处理器(DSP)处理。在接收机架构的发展过程中，由于射频前端设计越来越简化，数字处理器功能越快越强大，ADC的性能越来越成为制约接收机性能的瓶颈。衡量模数转换器的指标主要有带宽(速度)、精度和功耗。

逐次逼近型(SAR)模数转换器(ADC)占据着大部分的中等分辨率ADC市场，是一种基于二进制查找算法的ADC结构，由输入采样开关、DAC、比较器以及SAR数字控制逻辑模块组成，如图1所示。由于其结构简单，且不需要模拟运算放大器，SAR ADC能够实现ADC中最优的能效(10fJ/conv)。一个N bit SAR ADC的基本工作原理如下：模拟输入电压(Va)由采样/保持电路采样保持，为实现二进制搜索算法，SAR控制逻辑模块中的N位寄存器首先设置在中间刻度(即：100....00，MSB设置为1)，这样，DAC的输出(Vdac)被设为VREF/2，其中VREF是ADC的基准电压，然后，比较器比较判断采样保持的Va是小于还是大于Vdac，如果Va大于Vdac，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1，相反，如果Va小于Vdac，则比较器输出逻辑低电平，N位寄存器的MSB清0，随后，SAR控制逻辑移至下一位(MSB-1)，并将该位设为高电平，进行下一次比较。这个过程一直持续到LSB，直到完成N位转换，转换结果储存在寄存器内并输出。可以看出，SAR ADC的转换速率受限于比较器的延时、SAR控制逻辑模块的延时和DAC的建立时间。对于N bit的SAR ADC，其中DAC的位数、精度和线性度都不能低于N bit，因此SAR ADC的精度主要由其中的模数转换器(DAC)精度决定。目前逐次逼近型模数转换器常用的DAC包括电压定标型DAC、电流定标型DAC和电荷定标型DAC。电压定标型DAC建立速度快、工作模式简单，但是精度的增加会导致开关、分压电阻和电路面积指数上升，同时也难以实现精确分压；电流定标型DAC电流源的匹配对精度有很大影响，同时精度增加也会导致功耗大大增加；电荷定标型DAC在功耗、面积和匹配上具有较大的优势，是近些年来最广泛使用的DAC结构。

电容DAC的动态性能直接依赖于电容阵列DAC的匹配性能。在芯片实际生产过程中，这些器件的匹配程度受到很多因素的影响，如工艺匹配参数、器件的面积和版图设计等，从而使得电容阵列的匹配往往不能达到预设的目标。

发明内容

为了解决现有技术中存在的电容阵列失配的技术问题，本发明提出一种逐次逼近型模数转换器的电容失配校准方法及系统。

为此，本发明提出的逐次逼近型模数转换器的电容失配校准方法具体包括如下步骤：

S1、数字伪随机信号发生器产生的数字随机抖动信号与模拟输入信号共同输入电容型数模转换器；

S2、通过比较器将所述电容型数模转换器的输出与参考点位作比较，存储得到的输出数字码；

S3、计算相应输出数字码的评估值，消除伪随机注入；