[发明专利]连续感测以确定读取点

说明书

本申请案涉及连续感测以确定读取点。各种应用可包含在无需用于存储器装置的存储器单元的预定读取电平的情况下提供对所识别的所述存储器单元中的数据的读取处理的装置或方法。提供一种读取过程，以使选定存取线栅极电压随时间变化，从而形成时变序列，其中存储器单元接通与经编程阈值电压相关。在所述存储器装置的一组存储器单元串的选定存储器单元的读取操作期间，可监测所述串的数据线的总串电流，其中将具有正斜率的斜坡电压施加到耦合到所述选定存储器单元的存取线。根据对所述总电流的所述监测确定所述总电流相对于时间的改变的选定值。用以捕获数据的读取点基于所述所确定选定值。论述额外装置、系统及方法。

技术领域

本公开的实施例大体上涉及存储器装置及存储器装置的操作，且更特定来说涉及所述存储器装置的读取操作。

背景技术

存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)，以及其它存储器。非易失性存储器在未通电时可保留所存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)或三维(3D)XPoint^TM存储器，以及其它存储器。3D X点存储器为具有可堆叠交叉网格数据存取阵列的非易失性存储器(NVM)技术，其中位存储基于体电阻的改变。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的一或多个组单晶体管、浮动栅极或电荷俘获存储器单元。两种常见类型的快闪存储器阵列架构包含“与非”及“或非”架构，以布置每一个的基本存储器单元配置的逻辑形式命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在“或非”架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在“与非”架构中，阵列的串中的每一存储器单元的漏极在源极线与数据线之间以源极到漏极串联耦合在一起。

随着系统越来越依赖来自存储在存储器装置中的数据的信息，在更短的时间内从存储器装置读取变得越来越重要。然而，用于在较短时间内读取此类数据的方案仍将包含读取数据为正确的措施。例如，在“与非”存储器装置中实施数据存储的系统中，读取电平为预测的；且使用补偿方案来保持存储器装置处于校准。一些补偿方案的实例包含连续读取电平校准(cRLC)、温度系数(tempco)调整、对存取线组设置的调整以及其它相关联方案。例如cRLC的补偿方案及通过纠错(EC)进行的tempco调整为补偿机制，所述补偿机制可在读取电平横跨裸片变化时可具有显著错误。此变化可归因于期限的不同(在写入数据时)或归因于材料可变性。可提供读取路径的实质简化并缩减系统中的软件复杂性及固件(FW)实施方案时间的读取方案将增强系统以比常规提供的时间更短的时间提供可靠数据的系统。

发明内容

本公开的实施例提供一种存储器装置，其包括：存储器阵列，其具有多组存储器单元串，所述多组耦合到所述存储器阵列的多个数据线中的相应数据线；电流传感器，其用以测量到耦合到与所述多组串中的一组的所述相应数据线的总电流；存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，所述存储器控制器经配置以执行包括以下的操作：在读取操作期间监测到耦合到所述组的所述相应数据线的所述总电流，所述读取操作包含将具有正斜率的电压波形施加到选定存取线；根据对所述总电流的所述监测，确定所述总电流相对于时间的改变的选定值的达成；及响应于所述确定产生锁存信号；及感测锁存器，其与耦合到所述组的所述相应数据线耦合以响应于接收到所述锁存器信号在所述读取操作中捕获数据状态。