[发明专利]一种预分频器

说明书

本发明适用于射频集成电路领域，公开了预分频器，包括级联的2或3分频电路，分别为第零级2或3分频电路至第四级2或3分频电路，相邻两级2或3分频电路由晶体管开关连接，晶体管开关控制相邻两级2或3分频电路之间的通断，第零级2或3分频电路对时钟信号进行2‑3分频，第零级2或3分频电路和第一级2或3分频电路导通，对时钟信号进行4‑7分频，第零级2或3分频电路至第二级2或3分频电路导通，对时钟信号进行8‑15分频，第零级2或3分频电路至第三级2或3分频电路导通，对时钟信号进行16‑31分频，第零级2或3分频电路至第四级2或3分频电路导通，用于对时钟信号进行32‑63分频，该预分频器在实现1到63分频功能的同时，优化了芯片的面积和功耗。

技术领域

本发明涉及射频集成电路领域，尤其涉及一种用于实现1到63分频的预分频器。

背景技术

随着现代通讯技术的发展，无线通信市场的需求极大增加，基于锁相环的频率综合器成为无线收发系统的重要组成模块，它的主要作用是产生精确的本振信号，实现精确的通信信道选择，因此分频器成为锁相环频率综合器不可或缺的一部分，它的主要作用是根据分频比将高频的压控振荡器输出频率fVCO分频至低频fdiv，在鉴频鉴相器的输入端与参考时钟信号fref进行比较，通过进行一系列锁相反馈工作，从而锁定至一精确输出频率。

分频器的电路结构较多，目前常见的分频器主要有两种，一种是基于可编程预分频器结构，另一种是基于双模预分频结构。基于双模预分频结构的电路工作在最高的频率fVCO下，因此功耗较大，同时需采用高速的触发器电路实现。而基于可编程预分频结构由级联的2或3分频器单元和逻辑门组成，每一级的输出分频信号连接至下一级的输入时钟信号，而每一级的输出控制信号反馈至前一级，由外部控制信号来控制分频器工作在2或3分频，因此基于可编程预分频结构的每级2或3分频单元的功耗和尺寸能够随着分频输出的频率逐级降低而减小，同时实现更宽的分频比。

传统的实现1到63分频的可编程预分频器每一级连接逻辑门电路，这将会增加设计的复杂度以及芯片的面积及功耗，因此如何改进逻辑门电路以实现节省芯片面积和功耗成为急需解决的技术难题。

发明内容

本发明的目的在于提供一种预分频器，其旨在解决传统的可编程预分频器在各个子模块级联之间采用逻辑门电路来实现分频信号的控制以及传输，而逻辑门的应用增加了电路的动态功耗、面积以及传输延迟的技术问题。

为达到上述目的，本发明提供的方案是：

一种预分频器，用于对时钟信号进行1到63分频，其特征在于，所述预分频器包括级联的2或3分频电路，2或3分频电路设置有五个，分别为第零级2或3分频电路、第一级2或3分频电路、第二级2或3分频电路、第三级2或3分频电路以及第四级2或3分频电路，相邻两级2或3分频电路通过晶体管开关连接，所述晶体管开关用于根据开关控制信号控制相邻两级2或3分频电路之间的通断，所述第零级2或3分频电路用于对时钟信号进行2-3分频，所述第零级2或3分频电路和所述第一级2或3分频电路导通，用于对时钟信号进行4-7分频，所述第零级2或3分频电路、所述第一级2或3分频电路和所述第二级2或3分频电路导通，用于对时钟信号进行8-15分频，所述第零级2或3分频电路、所述第一级2或3分频电路、所述第二级2或3分频电路和所述第三级2或3分频电路导通，用于对时钟信号进行16-31分频，所述第零级2或3分频电路、所述第一级2或3分频电路、所述第二级2或3分频电路、所述第三级2或3分频电路和所述第四级2或3分频电路导通，用于对时钟信号进行32-63分频。

优选地，所述第零级2或3分频电路包括第零级触发器，所述第一级2或3分频电路包括第一级触发器，所述第二级2或3分频电路包括第二级触发器，所述第三级2或3分频电路包括第三级触发器，所述第四级2或3分频电路包括第四级触发器，相邻两级触发器通过所述晶体管开关连接，所述晶体管开关用于根据开关控制信号控制相邻两级触发器之间的通断。

优选地，所述第零级触发器、所述第一级触发器、所述第二级触发器、所述第三级触发器、和所述第四级触发器均为D触发器。