[发明专利]半导体器件

说明书

本公开涉及一种半导体器件。该半导体器件包括：包括第一存储器单元和第二存储器单元的非易失性存储器单元；位锁存器；以及保存寄存器。在第一写入操作中，将第一写入数据存储在位锁存器和保存寄存器中，并且基于第一写入数据来执行到多个第一存储器单元的写入。在第一写入操作期间，第一写入操作基于暂停命令被中断，并且第二写入操作被执行。在第二写入操作中，将第二写入数据存储在位锁存器中，并且基于第二写入数据来执行到第二存储器单元的写入。在第二写入操作结束之后，第一写入数据基于恢复命令被重置到位锁存器，并且中断的第一写入操作基于被重置到位锁存器的第一写入数据来被重新开始。

相关申请的交叉引用

于2020年5月15日提交的日本专利申请号2020-086359的公开内容包括说明书、附图和摘要，通过整体引用并入本文。

技术领域

本公开涉及半导体器件。特别地，本公开涉及一种有效的技术，被应用于包括非易失性存储器和中央处理单元的半导体器件。

背景技术

在半导体器件中，设置有多个主控器(例如，多个中央处理单元(CPU))，每个主控器可以被配置为共享作为一个非易失性存储器的闪速存储器。在具有该配置的半导体器件中，例如，存储器控制器控制每个主控器对闪速存储器的访问。

日本未经审查的专利申请公开号2008-34045公开了如下技术：中断和重新开始针对闪速存储器进行的写入/擦除过程。

下面列出公开的技术

[专利文件1]日本未审查专利申请公开号2008-34045。

发明内容

在设置有多个中央处理单元(CPU)的半导体器件中，在针对闪速存储器进行的写入/擦除操作相互竞争的情况下，有必要等待直到先前被执行的一个过程完成，即使其他过程是具有高优先级的过程。

将来，当一个半导体器件中设所置的中央处理单元(CPU)的数目增加时，即当多CPU核发展时，有必要使具有大面积影响的闪速存储器的划分最小化，以便降低成本。结果，认为闪速存储器的划分的数目(库(bank)的数目)减少，并且它变成以下状态：CPU核的数目闪速存储器中的库的数目。因此，预计针对相同闪速存储器(一个库)进行的写入操作和擦除操作的竞争将变得显著。

本公开的目的是提供一种技术，该技术能够在针对一个闪速存储器进行的写入操作被暂停时或在对闪速存储器进行的擦除操作被暂停时，执行写入操作或擦除操作。

根据本说明书和附图的描述，其他目的和新颖特征将变得明显。

以下将简要说明本公开的代表性发明的概述。

基于一个实施例，提供一种半导体器件，包括：

非易失性存储器单元，包括多个第一存储器单元和多个第二存储器单元；

位锁存器；以及

保存寄存器。

在第一写入操作中，将第一写入数据存储在位锁存器和保存寄存器中，并且基于在位锁存器中存储的第一写入数据来执行到多个第一存储器单元的写入。

在第一写入操作期间，第一写入操作基于暂停命令被中断，并且第二写入操作被执行。

在第二写入操作中，将第二写入数据存储在位锁存器中，并且基于第二写入数据来执行到多个第二存储器单元的写入。

在第二写入操作结束之后，保存寄存器的第一写入数据基于恢复命令来被重置到位锁存器，并且中断的第一写入操作基于被重置到位锁存器的第一写入数据来被重新开始。

另外，根据另一实施例，提供一种半导体器件，包括：