[发明专利]基于施密特触发电路的P型半堆叠式亚阈值标准单元

说明书

本发明公开了一种基于施密特触发电路的P型半堆叠式亚阈值标准单元，包括上拉网络、下拉网络、栅极反馈PMOS堆叠模块和并联NMOS模块组，上拉网络由n个PMOS管串联构成，具有n‑1个堆叠结点，下拉网络由n个NMOS管并联构成，栅极反馈PMOS堆叠模块由n‑1个PMOS管构成，并联NMOS模块组由n‑1个并联NMOS模块构成；优点是当栅极反馈PMOS堆叠模块和并联NMOS模块组同时导通时，对n‑1个堆叠结点处电容放电，减少了上拉网络的漏电流，同时由于上拉网络、栅极反馈PMOS堆叠模块和并联NMOS模块组构成的施密特触发电路的迟滞特性，改善了电路的VTC曲线并增加了上拉网络的开关阈值，提升了稳定性与可靠性。

技术领域

本发明涉及一种标准单元，尤其是涉及一种基于施密特触发电路的P型半堆叠式亚阈值标准单元。

背景技术

近年来，随着工艺尺寸的不断缩小与集成电路的迅速发展，芯片的耗能过高问题逐渐成为制约移动终端市场发展重要因素。亚阈值电路是低功耗技术的重要发展方向，随着电源电压的降低，电路的动态功耗呈平方下降，然而电路的延时呈指数级上升。同时，亚阈值漏电流也随着电源电压的下降呈指数下降。当电源电压下降到一种极限的情况时，即电源电压等于或小于晶体管的阈值电压时，则整个电路工作在晶体管亚阈值区域。在一些特定领域如物联网、可穿戴、无线传感网络、射频识别(Radio Frequency Identification，RFID)和生物芯片等领域，亚阈值芯片有着广泛的应用与前景。

通常大规模集成电路设计采用基于标准单元库的半定制设计，标准单元消耗的功耗约占据芯片总功耗的70％以上，因此标准单元的优劣直接影响芯片的性能。标准单元通常包括反相器、与非门、或非门、异或门和触发器等逻辑门，通过大规模组合逻辑门电路可以实现复杂的电路功能。普通的标准单元库是由工艺厂商提供的，其在超阈值区的性能优良。然而应用于亚阈值区，其性能严重下降，如稳定性与可靠性不高、电路延时加剧和漏电流增加等，甚至造成电路时序混乱，逻辑错误等。当前，设计者通常采用纳米级效应如反向窄宽度效应(Inverse Narrow Width Effect，INWE)与反向窄沟道效应(Reverse ShortChannel Effect，RSCE)来优化逻辑门尺寸，改善电路漏电流与延时。但是逻辑门的电路结构并未改变，其稳定性与可靠性并未得到提升。

发明内容

本发明所要解决的技术问题是提供一种在亚阈值区既具有较低的漏电流和延时，又具有较高的稳定性和可靠性的基于施密特触发电路的P型半堆叠式亚阈值标准单元。