[发明专利]一种基于dummy的时序优化方法

说明书

一种基于dummy的时序优化方法，其步骤包括：步骤S1：构建dummy库；步骤S2：分析物理设计时序，为制定合适的修复策略准备数据；步骤S3：处理步骤S2中的数据，对时序违例进行分类，按修复路径不同，分为数据路径和时钟路径；其中，数据路径可用于修复保持时间hold违例，时钟路径可用于修复建立时间setup和保持时间hold违例；步骤S4：通过插入dummy对数据路径进行修复；步骤S5：通过插入dummy对时钟路径进行修复；步骤S6：重新做静态时序STA分析，完成时序违例修复。本发明具有原理简单、实现成本低、能够快速和准确修复时序违例等优点。

技术领域

本发明主要涉及到高性能芯片的设计技术领域，特指一种基于dummy的时序优化方法。

背景技术

对于高性能芯片设计，为了提升性能，往往伴随的是高频率，这就意味着对时序有着更高的要求。但是，由于频率上升会导致时序越来越难收敛，时序违例的修复也越来越难，尤其是关键路径会变得很“敏感”，看似一点点的小改动，对关键路径而言也许就是大改动，无形中增加了物理设计的难度，同时增加设计迭代周期。

例如，中国专利申请CN202010791428.8，公开了一种芯片电路的时序修复方法，所述时序修复方法包括：在芯片电路中确定驱动单元对应的虚拟区域，并利用N条虚拟线条将所述虚拟区域划分为多个面积相等的虚拟子区域；将包含所述扇出单元最多的虚拟子区域设置为目标区域，并在所述目标区域执行缓冲器添加操作；在缓冲器添加操作执行完毕后，若所述目标区域不符合所述时序设计规则约束，则将所述缓冲器作为新的驱动单元，并执行所述在芯片电路中确定驱动单元对应的虚拟区域的操作。

又例如，中国专利申请CN201811475551.8，公开了一种基于时间余量的时序修复方法，包括：步骤1、提取出芯片布局中全部路径的网表信息，然后进入步骤2；步骤2、基于配置的时序约束条件，确定生成的静态时序分析中的时序违例路径及其对应的时间余量，然后进入步骤3；步骤3、判断所述时间余量是否大于预设阈值，是则在所述时序违例路径中确定预设分析路径的起点或终点，并调整所述时序违例路径的时钟延时的大小；否则基于所述静态时序分析，提取出数据通路和时钟通路上的逻辑单元，进而提取出与时序违例路径相连的逻辑模块及其线网信息，再调整所述与时序违例路径相连接的逻辑模块之间的线长，再根据优化的线长进行优化布局，然后返回步骤1。该方案能够降低芯片的设计面积，提高芯片的工作频率。

又例如，中国专利申请CN201010234176.5，公开了一种时序修复方法，其通过采用对时钟通路的干预，使得数据通路的设计问题部分转移到时钟通路上，解决在集成电路应用中由时序电路的修复所带来的芯片设计面积加大的问题。包含步骤为：分析时序违反例的特点；分析有违反例的路径；所有起点为起点的路径有足够的建立时间余量，以及所有起点为终点的路径有足够的保持时间余量时，进入采用加大路径起点的时钟延时的方式来修复保持时序方式；所有终点为终点的路径有足够的建立时间余量，以及所有终点为起点的路径有足够的保持时间余量时，进入采用缩短路径终点的时钟延时的方式来修复保持时序的方式。该方案通过选择不同的时钟延迟的设计方式，能有效降低集成电路芯片设计的电路复杂度，降低芯片的设计面积。

但是，包括以上各种方案在内的传统技术方案，实现起来均十分复杂，要么需要改变原有的硬件拓扑结构，要么需要精准性和修复效率较低，还无法保证修复前后的一致性及可观性。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种原理简单、实现成本低、能够快速和准确修复时序违例的基于dummy的时序优化方法。

为解决上述技术问题，本发明采用以下技术方案：

一种基于dummy的时序优化方法，其步骤包括：

步骤S1：构建dummy库；

步骤S2：分析物理设计时序，为制定合适的修复策略准备数据；