[发明专利]模拟存算一体多比特精度实现结构

说明书

本发明提供一种模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构，通过采用上述技术方案，实现模拟存算一体多比特精度的方案，避免复杂度和开销指数上升。

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种模拟存算一体多比特精度实现结构。

背景技术

近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存算一体架构得到广泛关注，存算一体的基本思想是直接利用存储器进行逻辑计算，减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。

目前，模拟存算一体面临的一大问题就是实现较高精度较为困难，其主要原因是数模模数转换电路以及权值等多比特的时间随着精度位宽的提升，其开销和设计复杂度也是指数型上升。

发明内容

针对现有技术中的问题，本发明提供一种模拟存算一体多比特精度实现结构，能够至少部分地解决现有技术中存在的问题。

为了实现上述目的，本发明采用如下技术方案：

一种模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；

所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；

所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；

其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构。

进一步地，多比特架构的存算一体单元阵列包括：第一存算一体单元以及第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2ⁿ。

进一步地，多比特架构的输入转换单元包括：数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少一种。

进一步地，多比特架构的输入转换单元包括数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少两种。

进一步地，所述脉冲个数调制器为计数器或脉冲截断电路。

进一步地，多比特架构的输出转换单元采用积分计数型电路、ADC中的至少一者。

进一步地，所述ADC为flashADC或sar ADC。

进一步地，所述输出转换单元的分辨范围以及最小分辨区间分时可调，调控步长是2ⁿ倍。

进一步地，多比特架构的输出转换单元包括：第一输出转换子单元以及第二输出转换子单元，所述第一输出转换子单元以及所述第二输出转换子单元分别连接一列存算一体单元；

所述第一输出转换子单元的分辨范围是所述第二输出转换子单元的分辨范围的2ⁿ；所述第一输出转换子单元的最小分辨区间是所述第二输出转换子单元的最小分辨区间的2ⁿ。