[发明专利]NAND读取命令的动态延迟

说明书

本申请涉及NAND读取命令的动态延迟。在一些实例中公开通过在发布命令之前引入延迟来提高读取命令可以并行执行的几率从而增加读取处理量的方法、系统、存储器装置和机器可读媒体。在接收到读取命令后，如果在裸片的给定部分(例如，平面或平面群组)的命令队列中不存在其它读取命令，那么控制器可以使用定时器延迟发布所述读取命令达一延迟时段。如果在所述延迟时段期间接收到合格读取命令，那么使用多平面读取并行发布延迟命令和最新接收到的命令。如果在所述延迟时段期间没有接收到合格读取命令，那么在所述延迟时段到期之后发布所述读取命令。

本申请为分案申请，其母案发明名称为“NAND读取命令的动态延迟”、申请日为2019年10月29日、申请号为201911039038.9。

技术领域

本公开大体上涉及存储器装置，且具体地说，涉及存储器装置的读取命令。

背景技术

存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。

非易失性存储器可在不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPoint^TM存储器等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。

两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每个存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。

NOR和NAND架构半导体存储器阵列均通过解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元便使其数据值置于位线上，从而依据特定单元经编程的状态而使不同电流流动。在NAND架构半导体存储器阵列中，将高偏置电压施加到漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线，以使每一群组的未选定存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。电流随后从源极线通过每个串联耦合的群组流动到位线，仅受每个群组中的选定存储器单元限制，从而使选定存储器单元的当前经编码数据值置于位线上。

NOR或NAND架构半导体存储器阵列中的每个快闪存储器单元可个别地或共同地编程到一个或数个经编程状态。例如，单层级单元(SLC)可表示两个经编程状态(例如，1或0)中的一个，表示一个数据位。