[发明专利]一种面向密码逻辑阵列局部动态重构的配置电路

说明书

本发明提供一种面向密码逻辑阵列局部动态重构的配置电路，包括：寄存器堆、配置解析电路和可重构计算单元；寄存器堆用于获取并存储配置信息，基于获取到的可重构单元使能信号提取配置信息，并将配置信息发送至配置解析电路；配置解析电路用于对寄存器堆输出的配置信息进行解析，得到配置信号，将配置信号发送至可重构计算单元；可重构计算单元用于响应配置信号。通过寄存器堆预先存储待重构的全部配置信息，避免了每个时钟周期从阵列外部调取配置信息，降低了配置信息更换频次、减少动态功耗，降低了系统计算资源的浪费，提高了配置电路的电路性能。

技术领域

本发明涉及电子电路技术领域，具体涉及一种面向密码逻辑阵列局部动态重构的配置电路。

背景技术

密码逻辑阵列：是一种数据流驱动的密码处理结构，是可重构计算技术在密码领域的典型应用。阵列内部由专为密码处理而设计的运算单元规则排列而成，辅以相应的控制逻辑和互连结构，通过配置信息来形成特定的数据通路，从而完成特定的密码计算任务。

局部动态重构：是指阵列运算过程中在不影响整体计算状态的前提下对阵列部分电路结构重新组织，并根据不同的应用需求，使改变自身的电路结构，从而实现不同的功能的过程。

配置电路：配置电路完成对阵列内部配置信息的组织、存储和管理，其设计的目的是为了支持密码计算任务到从硬件结构上的映射实现。

对于密码逻辑阵列而言，配置电路的意义相当于指令集处理器中取指及译码逻辑的作用，其重要性不言而喻。配置信息是阵列功能实现的基础，完成密码计算任务所需的配置信息数据量相对较大，容易导致配置存储资源在整体结构中的占比过大，而缩减配置存储资源又容易造成配置信息存储空间不足，影响重构功能的实现，增大动态重构延时，从而影响最终的计算性能。

发明内容

有鉴于此，本发明实施例提供一种面向密码逻辑阵列局部动态重构的配置电路，以实现提高配置电路的电路性能。

为实现上述目的，本发明实施例提供如下技术方案：

一种面向密码逻辑阵列局部动态重构的配置电路，包括：

寄存器堆、配置解析电路和可重构计算单元；

所述寄存器堆用于获取并存储配置信息，基于获取到的可重构单元使能信号提取配置信息，并将所述配置信息发送至所述配置解析电路；

所述配置解析电路用于对所述寄存器堆输出的配置信息进行解析，得到配置信号，将所述配置信号发送至所述可重构计算单元；

所述可重构计算单元用于响应所述配置信号。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，还包括：

全局配置存储单元，用于存储非实时性的配置信息，所述非实时性的配置信息包括配置索引和待重构的配置信息。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，所述全局配置存储单元包括：

配置缓存模块、索引译码模块和配置索引模块；

所述配置缓存模块用于：存储所述可重构计算单元在运算过程中待重构的配置信息；

所述配置索引模块用于：存储配置索引信息，所述配置索引信息存储有所述配置缓存模块中的重构过程中对应的目标信息，所述目标信息包括待重构的配置信息的配置信息地址以及所述待重构的配置信息对应的寄存器地址；

所述索引译码模块用于：通过对所述配置索引模块中存储的信息取出并进行译码后得到所述待重构的配置信息对应的地址及寄存器堆地址，基于所述配置信息对应的地址，从相应的配置缓存模块中取出重构所需的配置信息，并基于所述寄存器堆地址将其通过配置接口写入待重构的可重构计算单元对应的寄存器堆中。