[发明专利]高速缓冲存储器寻址

说明书

本申请案涉及高速缓冲存储器寻址。所描述设备及方法有利地对存储器地址部分进行排序以用于高速缓冲存储器寻址。地址总线可具有比存储器地址小的宽度。所述存储器地址的多个位可分成最高有效位MSB部分及最低有效位LSB部分。首先将所述LSB部分提供给高速缓冲存储器。所述高速缓冲存储器可在接收到所述MSB部分之前处理所述LSB部分。所述高速缓冲存储器可使用所述LSB部分的索引位来索引到存储器单元阵列并识别多个对应标签。所述高速缓冲存储器还可对照所述LSB部分的较低阶标签位检查所述对应标签。可将部分匹配标记为所预测命中，且可将部分未命中标记为实际未命中，这可启动数据提取。用来自所述MSB部分的剩余标签位，所述高速缓冲存储器可确认或否认所述所预测命中。

技术领域

本申请案大体上涉及一种存储器装置及对所述存储器装置的存取。

背景技术

计算机通常包含比计算机主存储器更快的处理器。为了弥合这种速度差异，许多计算机都包含高速缓冲存储器。尽管高速缓冲存储器对来自处理器的存储器请求做出更快的响应，但对于相同大小的存储，高速缓冲存储器比主存储器更昂贵。为了考虑更大的成本，高速缓冲存储器通常小于主存储器，且因此存储可存储在主存储器中的信息的子集。当充当处理器与主存储器之间的桥接件时，当所请求数据为由高速缓冲存储器存储的信息子集的一部分时，高速缓冲存储器满足处理器存储器请求而非主存储器。这些多级存储器(例如，高速缓冲存储器及主存储器)为层次存储器系统的实例。可使用层次存储器系统来平衡系统性能与成本。不幸的是，层次存储器系统也会带来工程师与其它计算机设计师努力克服的操作复杂性。

发明内容

在一个方面中，本申请案提供一种设备，其包括：接口，其经配置以耦合到主机装置的互连件；后备存储器，其经配置以存储数据；及高速缓冲存储器，其耦合到所述后备存储器且经配置以存储由所述后备存储器存储的所述数据的子集，所述高速缓冲存储器包括：存储器单元阵列；及高速缓冲控制器，其耦合到所述接口及所述存储器单元阵列，所述高速缓冲控制器经配置以：经由所述接口从所述互连件接收存储器地址的最低有效位(LSB)部分；在接收到所述存储器地址的最高有效位(MSB)部分之前，开始使用所述存储器地址的所述LSB部分索引到所述阵列或存储器单元中；及在所述索引开始之后，经由所述接口从所述互连件接收所述存储器地址的所述MSB部分。

在另一方面中，本申请案提供一种方法，其包括：作为存储器请求的一部分，从互连件接收存储器地址的最低有效位(LSB)部分，所述LSB部分包含组索引位及第一标签位；在接收到所述存储器地址的最高有效位(MSB)部分之前，使用所述组索引位来确定经加索引的高速缓冲组，所述经加索引的高速缓冲组包含多个高速缓冲标签及多个高速缓冲行，所述多个高速缓冲标签的每一相应高速缓冲标签对应于所述多个高速缓冲行中的相应高速缓冲行；及在所述确定开始之后，作为所述存储器请求的一部分从所述互连件接收所述存储器地址的所述MSB部分，所述MSB部分包含第二标签位。

在另一方面中，本申请案提供一种方法，其包括：在主机装置的处理器处，确定与存储器地址相对应的数据正在被程序引用，所述存储器地址包含最高有效位(MSB)部分及最低有效位(LSB)部分；在所述主机装置的存储控制器处，基于所述存储器地址制定对所述数据的存储器请求；通过互连件将用于所述存储器请求的第一消息发射到高速缓冲存储器，所述第一消息包含所述存储器地址的所述LSB部分；及在所述发射所述第一消息之后，通过所述互连件将用于所述存储器请求的第二消息发射到所述高速缓冲存储器，所述第二消息包含所述存储器地址的所述MSB部分。

附图说明

参考以下图式描述用于高速缓冲存储器寻址的设备及技术。在所有附图中使用相同的数字来引用相似的特征及组件：

图1说明可实施高速缓冲存储器寻址的实例设备。

图2说明主机装置与设备之存储器装置之间的实例互连。

图3说明互连的地址总线与存储器地址的多个部分之间的实例关系。