[发明专利]一种可编程逻辑器件加速的测试装置及方法

说明书

本发明提供了一种可编程逻辑器件加速的测试装置及方法，属于可编程逻辑器件领域，装置包括仿真系统和可编程逻辑器件平台；可编程逻辑器件平台用于将测试输入激励信号时序转换后，输入至被测可编程逻辑器件中进行软件测试，获取的被测软件输出信号时序转换；测试输入激励信号包括将可编程逻辑器件语言转换的数据流、外部模拟软件或模拟设备产生的全覆盖输入信号以及实装设备产生的输入信号；仿真系统用于将输入信号转换为可编程逻辑器件兼容的语言，并将时序转换后的被测软件输出信号接收后显示。本发明将通用的硬件平台和差异化的被测实体分开，实现各种不同类型FPGA/CPLD软件的测试和验证，体现了本发明测试平台的可移植性。

技术领域

本发明属于可编程逻辑器件的测试领域，更具体地，涉及一种可编程逻辑器件加速的测试装置及方法。

背景技术

目前可编程逻辑器件的测试方法主要为完全基于软环境的仿真测试方法和基于特定硬件环境的测试方法。其中，完全基于软环境的仿真测试主要包括静态测试、仿真测试和内嵌的逻辑分析仪测试。

静态测试为对FPGA/CPLD软件代码进行规则检查和静态时序分析等。静态测试具有不需要外部测试机理、效率高和全覆盖的优点。但是精确度不高，不能真实地模拟被测件的实际工作情况，并且由于“虚假路径”的存在，会妨碍关键路径的确定，降低时序验证的效率。

对FPGA/CPLD的仿真包括功能仿真和时序仿真。功能仿真也称为前仿真或行为级仿真，是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性，考虑的是理想化的情况，没有门延迟和布线延迟。时序仿真也称为后仿真或布局布线后仿真，是指提取有关的器件延迟和连线延时等时序参数，并在此基础上进行的仿真，仿真是在不考虑硬件特性，并假设输出理想的情况下进行，具有直观和覆盖率高的特点，并能够在设计的初始阶段尽早发现问题等特点。但仿真的结果存在较大的局限性，不能真实地模拟被测FPGA/CPLD器件特征，仿真的模型多依赖于FPGA/CPLD器件厂商提供的仿真模型，直接导致仿真的结果不能真实地体现FPGA/CPLD的实际工作情况，使得测试结果的准确性和精确性不能满足要求，并且如果系统的逻辑量较大，仿真的耗时较长。

内嵌的逻辑分析仪测试是将逻辑分析器、总线分析器和虚拟I/O小型软件直接插入到用户的设计当中，可以直接查看任何内部信号或节点。内嵌逻辑分析仪测试可以分析FPGA/CPLD内部任何信号，在板上以达到或接近目标工程的速度验证FPGA/CPLD设计，并能将引脚的影响降至最低。但内嵌逻辑分析仪测试存在速度和精度不够高的缺点，数据量的深度也不能满足大规模测试的需求。

基于特定硬件环境的测试方法是针对FPGA/CPLD开发硬件而定制设计的FPGA/CPLD测试验证平台，包括硬件电路的设计、验证板FPGA/CPLD的配置、测试向量的编写和测试结果的获取等。该方法往往投资大、耗时长，输入测试向量和采集测试结果不能实现完全的自动化，需要手动进行测试向量的配置和人工分析响应结果，整个测试系统受外界环境影响较大、稳定性差，并且难以保证测试的精度，研制出的测试环境平台可移植性不够高，只能针对单一的配置项，无法统计测试的覆盖率。

发明内容

针对现有技术的缺陷，本发明的目的在于提供了一种可编程逻辑器件加速的测试装置及方法，旨在解决现有的可编程逻辑器件的测试方法无法兼容软件仿真、半实物仿真和板级测试于一体，导致可编程逻辑器件的可移植性较差的问题。

为实现上述目的，本发明提供了一种可编程逻辑器件加速的测试装置，包括仿真系统和可编程逻辑器件平台；

仿真系统与可编程逻辑器件平台双向数据传输；使用时子板与可编程逻辑器件平台通过通用I/O接口连接；