[发明专利]一种高速概率计算乘法器和计算方法

说明书

本申请提出一种高速概率计算乘法器和计算方法。本申请的方法和装置提供了脉冲式概率计算编码、幅度脉冲概率计算调制、精确概率计算乘法器的处理步骤和相应的电路结构。本申请解决了现有概率计算中为了达到高精度要求所需要的概率数计算周期过长的问题。

技术领域

本申请涉及集成电路及类脑计算技术领域，尤其涉及一种高速、低时延的概率计算乘法器和计算方法。

背景技术

概率计算是一种多应用于硬件神经网络等方面的数字计算方法。相比于传统的二进制数的加、减、乘、除、函数等运算，概率数计算在片上硬件资源消耗方面有着巨大的优势。在二进制数计算中所需要的乘法器、加法器等都需要较大的电路面积才能实现。但是用概率数来进行加运算、乘运算时往往只需要一个选择器或者一个逻辑门就可以实现，大大降低了进行一个运算所需的片上资源，因此也格外适用于计算量很大的神经网络与类脑计算领域。

现有的概率计算方法中，概率数乘法器只需要一个与门(单极型概率数)或者一个同或门(双极型概率数)就可以实现。虽然这种实现方法对于概率数脉冲串本身的计算是精确的(在输入序列互不相关的情况下)，但是由于经典随机数生成器(SNG)产生的概率数脉冲串本质上是一个伯努利序列，满足二项分布，用计数器的方法将其转换成的二进制数与原二进制数之间就会有误差。要实现较精确的计算就需要较长的序列长度来支撑，而且二进制数每增加1-bit，为保证相同精度就需要将概率数脉冲串长度增加一倍，这就极大地增加了计算所需的周期数。

目前有一种截位乘法器，或者叫乘累积的概率计算乘法器设计被提出，在保持了计算准确性和片上资源低消耗的情况下较好地减小了计算所需时长，但相比起二进制数的计算所需时长，该实现方法依然需要占用很长的周期数，没有解决高精度与低时延的矛盾问题。因此，目前的概率计算神经网络在电路上进行运算时算力低、功耗高、不适合在边缘运算中实现。

发明内容

为解决了现有概率计算中为了达到高精度要求所需要的概率数计算周期过长的问题，本申请提出一种高速概率计算乘法器和计算方法。

本申请实施例提供一种高速概率计算乘法器计算方法，根据输入值A和权重值B计算输出值，其中，A与B的2进制位宽均为n，A为1至2ⁿ之间的自然数，包括以下步骤：

对所述输入值进行离散脉冲编码，生成驱动信号，所述驱动信号为离散脉冲串AP，长度为2ⁿ个脉冲周期，其中包含A个脉冲1；

所述离散脉冲串分为M＝2^m段，mn，使AP＝AP₁,AP₂,…,AP_M

第i段中，包含A-(i-1)×2^n-m个脉冲1，在AP_i上呈随机分布，其中，i＝[(A-1)×2^m-n]+1，[]表示取整；

在第i₁段中每个脉冲周期上均为脉冲1，其中i₁i；

在第i₀段中的每个脉冲周期上均为脉冲0，其中i₀i；

通过所述驱动信号控制累加器，AP中的每一个脉冲1使权重值自加一次，实现所述输入值和多个所述权重值进行乘法计算。

优选地，使用随机数生成器，生成取值范围为1～2^n-m之间的随机数P，作为AP_i上的脉冲1的数量，此时，A＝P+(i-1)×2^n-m。

优选地，使用并行的M路脉冲生成器，每一路脉冲生成器生成一段离散脉冲串。或者，使用并行的2路脉冲生成器，其中一路用于生成AP_i，一路用于生成连续2^n-m个脉冲1，表示AP_i0。