[发明专利]动态逐次逼近寄存器（SAR）模数转换器（ADC）（SAR-ADC）时钟延迟校准系统和方法

说明书

时间交织的SAR‑ADC采用经校准的SAR‑ADC电路将采样的电压电平转换成串行数字数据。可变延迟时钟电路将在相应SAR‑ADC处接收的时钟信号与模拟串行数据的采样点进行同步。IC和环境波动导致可变延迟时钟电路中的延迟，从而偏斜时钟信号。经校准的SAR‑ADC检测可变延迟时钟电路中的延迟变化。通过延迟可变延迟时钟电路中的第一时钟信号，并将延迟时钟信号的相位与相对于第一时钟信号具有已知相移的相移时钟信号进行比较，可变延迟时钟电路的延迟中的变化可以被检测为相位差。基于相位差的指示，生成延迟控制信号以控制可变延迟时钟中的延迟。

技术领域

本公开的技术涉及模数转换器(ADC)电路，并且更具体地，涉及接收高速串行接口上的模拟数据并且利用逐次逼近寄存器(SAR)ADC(SAR-ADC)将串行数据转换成数字/二进制值。

背景技术

集成电路(IC)中的处理器处理二进制数据的速度持续增加。待处理的二进制数据必须以足够高的速率提供给处理器，以避免处理器等待数据。视频处理器是一种处理器类型的一个示例，大量的二进制数据以高速率传输到该处理器，但是其他类型的处理器也具有类似的能力。数据通信接口以高频率周期性地发送和接收IC中的二进制数据。可以在参考时钟的每个周期中发送或接收数据，该参考时钟可以从周期性变化的数据中推导出。大型数据总线可以用于在每个时钟周期中同时并行传输大量数据，一次传输一个或多个二进制位。然而，通过数据总线传输到处理器或其它IC的每条数据对应于连接到包含IC的封装的物理电导体(例如，导线)。每条导线都连接到占据封装上的空间的物理引脚/连接器。随着IC器件变得越来越小，可用于引脚/连接器的面积也在减少。为了避免对于大量引脚/连接器的需要，IC设计者可以选择使用串行二进制接口。串行接口允许使用非常高的频率时钟在每个时钟周期中发送单条数据。

发送和接收的数据可以在导线上被表示为电信号，诸如电压电平。如果电压电平周期性地变化，则在时钟的每个周期中，可以在每个时钟周期检测新的电压电平，并将其转换成由电压表示的数据的二进制形式。因此，电压电平形式的模拟信号被模数转换器(ADC)转换成二进制数据，即IC中的处理所需的形式。与其它ADC相比，一种功耗相对很少的ADC是逐次逼近寄存器(SAR)(SAR-ADC)。然而，在SAR-ADC中将模拟电压转换成二进制数据的过程可能需要比串行接口所使用的高速时钟的单个时段更长的时间。这个问题可以通过采用在时间上交织的多个SAR-ADC来解决，如参考图1A中的示例所解释的。