[实用新型]一种密钥分发系统的电路结构

权利要求书

1.一种密钥分发系统的电路结构，其特征在于，包括显示器控制单元、算法处理单元、数据处理单元、载板单元、时钟单元、复位单元和电源单元；

所述显示器控制单元通过100/1000M以太网接口与所述算法处理单元连接，所述数据处理单元通过100/1000M以太网接口与所述数据处理单元连接，所述载板单元、时钟单元、复位单元和电源单元均与显示器控制单元、算法处理单元和数据处理单元连接。

2.根据权利要求1所述的密钥分发系统的电路结构，其特征在于，所述显示器控制单元包括显示处理器、两个内存DDR3、SPIFLASH和RTC；

两个所述内存DDR3、所述SPIFLASH和所述RTC均与所述显示处理器连接；所述显示处理器的VGA接口与人机交换设备连接；所述显示处理器的USB接口扩展出4路与外扩设备连接；所述显示处理器的网络接口扩展出6路，其中1路作为接入卡接口，1路作为100/1000M以太网接口与所述算法处理单元连接，3路作为机箱外接接口，剩余1路作为备用网口；所述显示处理器的串口扩展出2两路，其中1路作为调试串口，1路作为功能串口；所述显示处理器的SATA总线外接固态硬盘。

3.根据权利要求2所述的密钥分发系统的电路结构，其特征在于，所述算法处理单元包括FPGA器件、CPLD器件、内存DDR3和ECC；

所述FPGA器件设置有4路100/1000M以太网接口，其中1路与显示器控制单元互连，1路与数据处理单元互联，剩余2路作为预留网口；所述FPGA器件通过内构的PSARM总线与所述ECC连接；所述FPGA器件与内存DDR3连接；所述FPGA器件通过IIC接口与2片噪声码器件连接；所述CPLD器件设置有LED灯接口、单工TTL接口、毁钥接口和注入接口与机箱的对应接口连接；所述CPLD器件的GPI0接口扩展出8路与所述FPGA器件的对应接口连接；所述CPLD器件与所述FPGA器件的程序下载接口连接。

4.根据权利要求3所述的密钥分发系统的电路结构，其特征在于，所述数据处理单元包括数据处理器、内存DDR3、NANDFLASH、RTC和SPIFLASH；

所述内存DDR3、NANDFLASH、RTC和SPIFLASH均与所述数据处理器连接；所述数据处理器的GPI0接口扩展出16路，串口扩展出3路、SPI接口扩展出1路及IIC接口扩展出1路；所述数据处理器的SPI接口、16路GPI0接口和3路串口均与所述CPLD器件的对应接口连接，所述数据处理器的IIC接口分别与所述CPLD器件和FPGA器件的对应接口连接；所述数据处理器的网口扩展出4路，其中1路作为100/1000M以太网接口与所述算法处理单元互联，剩余3路作为备用网口；所述数据处理器还扩展出1路串口，作为调试串口。

5.根据权利要求4所述的密钥分发系统的电路结构，其特征在于，所述载板单元上引出所述显示器控制单元、算法处理单元和数据处理单元上的所有对外接口；所述对外接口包括接入卡接口、LED灯接口、单工TTL接口、注入接口、VGA接口、电源接口、100/1000M以太网接口、USB接口、主机网口和串口。

6.根据权利要求4所述的密钥分发系统的电路结构，其特征在于，所述时钟单元包括25M有源单独晶振、10M有源单端晶振、66M有源单端晶振和两个100M有源单端晶振；

所述25M有源单端晶振通过时钟BUFFER分出4路25M时钟分别与所述显示处理器、FPGA器件、CPLD器件和数据处理器中与PHY芯片连接的接口连接；所述10M有源单端晶振与所述CPLD器件的时钟接口连接；所述66M有源单端晶振和一个100M有源单端晶振均与所述FPGA器件的时钟接口连接，剩余一个100M有源单端晶振与所述数据处理器的时钟接口连接。

7.根据权利要求4所述的密钥分发系统的电路结构，其特征在于，所述复位单元包括复位芯片；所述复位芯片在上电时通过复位BUFFER分发出3路复位信号，分别与所述数据处理器、CPLD器件和显示处理器的信号复位接口连接；所述数据处理器的信号服务接口还与所述FPGA器件的信号复位接口连接。