[发明专利]一种逐次逼近型模数转换器

说明书

本发明提供一种逐次逼近型模数转换器，包括用于对输入信号进行采样的DAC，输入端与所述DAC的输出端电连接的比较器，及输入端与所述比较器的输出端电连接且用于向所述DAC发送控制信号的SAR逻辑模块，其中，所述DAC为基于非二进制编码的DAC，所述非二进制编码为基于整数权重的非二进制编码。本发明使得SAR ADC的输入输出特性曲线呈现出非单调特性，从而能够引入冗余量校正DAC比较过程中的动态误差，大幅度提升了SAR ADC对量化过程中动态误差的校正能力，并且提高了量化时间利用率。

【技术领域】

本发明涉及模拟或数模混合集成电路技术领域，尤其涉及一种逐次逼近型模数转换器。

【背景技术】

传统的逐次逼近(Successive Approximation Register，SAR)型模数转换器(Analog to Digital Converter，ADC)的基本结构主要包括二进制数模转换器(Digitalto Analog Converter，DAC)、比较器和SAR逻辑模块，其中，二进制DAC主要包括基于电阻串的电压重分布型DAC和基于电容阵列的电荷重分布型DAC，前者可以保证DAC的单调性，而后者不消耗静态电流，功耗低，且在相同匹配精度的条件下面积更小，故基于电容阵列的电荷重分布型DAC被广泛应用于各种SAR ADC的设计中。由于传统的SAR ADC应用二进制DAC，所以传统的SAR ADC也被称为二进制SAR ADC。

二进制SAR ADC的线性度取决于二进制DAC中电容的匹配精度(二进制DAC应用基数等于2的二进制编码)，此时，总电容值随分辨率的提高呈指数增长。由于输入信号与二进制的数字编码一一对应，所以每一位的量化都必须准确无误，否则将导致最终结果出现错误，故为了保证每次量化均正确，二进制DAC的建立误差必须小于0.5LSB。在二进制SAR ADC的设计中，留给各位的量化时间是相同的，尽管各位所需要的建立时间依次减小，但留给各位的量化时间均需达到最高位的要求。以12位的二进制SAR ADC为例，其量化精度及量化时间的计算请参见图1所示的表格，从图1中可以看出总的量化时间达到了12×7.6τ＝91.2τ，此时，分配给低位的量化时间被浪费，整个系统的时间利用率仅为50.1％，而随着二进制SAR ADC的分辨率的提高，总的量化时间将以指数增长，使得量化最高位和最低位时所需的建立时间的差别越来越大，导致整个系统的时间利用率越来越低。

因此，有必要对上述二进制SAR ADC的结构进行改进。

【发明内容】

本发明的目的在于提供一种逐次逼近型模数转换器，解决现有技术中二进制SARADC的量化时间利用率低的问题,同时提高量化过程中校正动态误差的能力。

本发明的技术方案如下：

本发明实施例提供一种逐次逼近型模数转换器，包括用于对输入信号进行采样的DAC，输入端与所述DAC的输出端电连接的比较器，及输入端与所述比较器的输出端电连接且用于向所述DAC发送控制信号的SAR逻辑模块，其中，所述DAC为基于非二进制编码的DAC，所述非二进制编码为基于整数权重的非二进制编码。

在一些实施例中，所述DAC为基于共模电压复位的DAC或电容分裂式DAC。

在一些实施例中，当所述逐次逼近型模数转换器的分辨率为12位，所述DAC的非二进制编码为14位的非二进制编码时，所述DAC包括并联的13个电容，各所述电容的权重由大到小依次为1150,500,300,160,80,60,32,18,10,6,4,2,1。

从上述描述可知，与现有技术相比，本发明的有益效果在于：

相较采用二进制DAC的传统的SAR ADC，本发明采用基于非二进制编码的DAC，且此非二进制编码基于整数权重，使得SAR ADC的输入输出特性曲线呈现出非单调特性，从而能够引入冗余量校正DAC比较过程中的动态误差，大幅度提升了SAR ADC对量化过程中动态误差的校正能力。

【附图说明】