[发明专利]高速串行通信的数据相位校正方法、电子装置和存储介质

说明书

本申请涉及一种高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质。该方法包括：判断接收端基于捕获时钟能否正确读取接收信号；在接收端基于捕获时钟能够正确读取接收信号的情况下，对接收信号进行预设时长的延迟；判断接收端基于捕获时钟能否正确读取接收信号；在接收端基于捕获时钟能够正确读取接收信号的情况下，将预设时长的一半作为接收信号的相位校正延时。通过本申请，解决了相关技术中捕获时钟与接收信号之间变化的相位漂移导致通讯失败的问题，提高了通信稳定性。

技术领域

本申请涉及数字电路领域，特别是涉及高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质。

背景技术

在基于现场可编程逻辑门阵列（Field Programmable Gate Array，简称为FPGA）的高速串行通信中，主从通信两端通过串行器解串器（SERializer/DESerializer，简称为SERDES）将串行数据转化为并行数据。

在没有采用随路时钟的场景下，接收端基于捕获时钟接收发送端的发送数据。然而对于接收端来说，由于印制电路板（Printed Circuit Board，简称为PCB）走线延时的影响，导致接收端的时钟信号可能无法在边沿稳定地捕捉到发送端的发送数据，在这种情况下需要调节接收信号和捕获时钟之间的相位关系，从而保证接收端可以正确稳定地收到发送端的数据以保证后续的通信。

对于常见的高速串行通信，PCB的走线延时通常是固定的，因此发送信号达到接收端时与捕获时钟之间的相位关系是固定的。在这种情况下，只需要计算岀这个固定的相位偏差，并将这个偏差补偿到链路中，就可以稳定地收到发送端发出的数据。

图1是根据相关技术的发送端与接收端通过隔离器隔离时的数据收发的示意图，如图1所示，当主从两端的通讯链路中间经过隔离器隔离时，受到隔离器低稳定性的影响，导致每次接收端、发送端及隔离器上电后，接收端的捕获时钟和接收信号之间的相位关系都会发生变化。而且，隔离器从开始工作到稳定工作的过程中，还受到温度等因素的影响，使得隔离器两端的信号相位出现变化，导致接收端的捕获时钟与接收信号之间的相位关系发生漂移。因此，采用固定的相位延时来补偿通讯链路已经不能够解决捕获时钟与接收信号之间变化的相位漂移导致通讯失败的问题。

发明内容

本申请实施例提供了一种高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质，以解决相关技术中捕获时钟与接收信号之间变化的相位漂移导致通讯失败的问题。

第一方面，本申请实施例提供了一种高速串行通信的数据相位校正方法，应用于接收信号与捕获时钟之间的相位校正，包括：判断所述接收端基于所述捕获时钟能否正确读取所述接收信号；在所述接收端基于所述捕获时钟能够正确读取所述接收信号的情况下，对所述接收信号进行预设时长的延迟；判断所述接收端基于所述捕获时钟能否正确读取所述接收信号；在所述接收端基于所述捕获时钟能够正确读取所述接收信号的情况下，将所述预设时长的一半作为所述接收信号的相位校正延时。

在其中一些实施例中，判断所述接收端基于所述捕获时钟能否正确读取所述接收信号包括：判断所述接收端基于所述捕获时钟读取的所述接收信号是否能够通过数据完整性校验；若是，则确定所述接收端基于所述捕获时钟能够正确读取所述接收信号，否则，确定所述接收端基于所述捕获时钟不能够正确读取所述接收信号。

在其中一些实施例中，判断所述接收端基于所述捕获时钟能否正确读取所述接收信号包括：判断所述接收端基于所述捕获时钟读取的所述接收信号是否为预设信号；若是，则确定所述接收端基于所述捕获时钟能够正确读取所述接收信号，否则，确定所述接收端基于所述捕获时钟不能够正确读取所述接收信号。