[发明专利]逻辑综合控制方法及装置

说明书

本发明公开了逻辑综合控制方法及装置，包括：检测读取到的RTL设计文件中存储器的初值是否发生变化；当检测结果为是时，根据预先建立的映射关系，对应修改最近一次对RTL设计文件执行逻辑综合操作得到的综合后网表中存储器实例的初值，以更新该综合后网表，该映射关系用于表示RTL设计文件中存储器的初值与最近一次对RTL设计文件执行逻辑综合操作得到的综合后网表中存储器实例的初值之间的对应关系。可见，本发明能够在RTL设计文件中存储器的初值发生变化的情况下根据预先建立的映射关系，只需对应修改综合后网表中存储器实例的初值即可，无需再次进行逻辑综合，有利于减少逻辑综合时间，提高FPGA的开发设计效率。

技术领域

本发明涉及FPGA技术领域，尤其涉及一种逻辑综合控制方法及装置。

背景技术

人工智能是研究并开发用于模拟、延伸和扩展人类智能的理论、方法、技术及应用系统的一门新的技术科学，是新一轮产业变革的核心驱动力和经济发展的新引擎。FPGA作为一种通用的可编程逻辑器件，其设计更接近于硬件底层的架构，拥有大量的RAM资源、DSP资源等，具有擅长数据并行计算、更加灵活和低延迟的特点，同时还具有功耗低、可编程及设计灵活等特点。基于此，FPGA在人工智能的很多应用领域得到了广泛的使用。

在将FPGA应用到人工智能领域的实际应用中，确定出人工智能的系统算法之后，在不同的应用环境或应用场景下，通常需要不断的修改系统算法的参数。实践发现，每次修改系统算法的参数之后均需要对FPGA开发的整个流程进行更新，大大增加了FPGA的开发时间，降低了FPGA的开发效率。可见，如何提高FPGA的开发效率显得尤为重要。

发明内容

本发明提供了一种逻辑综合控制方法及装置，能够提高FPGA的开发效率。

本发明第一方面公开了一种逻辑综合控制方法，检测读取到的RTL设计文件中存储器的初值是否发生变化；

当检测到所述RTL设计文件中所述存储器的初值发生变化时，根据预先建立的映射关系对应修改最近一次对所述RTL设计文件执行逻辑综合操作得到的综合后网表中存储器实例的初值，以更新该综合后网表；

其中，所述映射关系用于表示所述RTL设计文件中所述存储器的初值与最近一次对所述RTL设计文件执行逻辑综合操作得到的综合后网表中存储器实例的初值之间的对应关系。

作为一种可选的实施方式，在本发明第一方面中，所述检测读取到的RTL设计文件中存储器的初值是否发生变化之前，所述方法还包括：

在首次对读取到的RTL设计文件执行逻辑综合操作之后，建立所述RTL设计文件中存储器的初值与最近一次对所述RTL设计文件执行逻辑综合操作得到的综合后网表中存储器实例的初值之间的映射关系。

作为一种可选的实施方式，在本发明第一方面中，在检测到所述RTL设计文件中所述存储器的初值发生变化之后，所述方法还包括：

检测所述RTL设计文件中除了所述存储器的初值发生变化之外是否还存在其它部分的修改；

当检测到所述RTL设计文件中除了所述存储器的初值发生变化之外不存在其它部分的修改时，触发执行所述的根据预先建立的映射关系对应修改最近一次对所述RTL设计文件执行逻辑综合操作得到的综合后网表中存储器实例的初值，以更新该综合后网表的操作。

作为一种可选的实施方式，在本发明第一方面中，所述方法还包括：

当检测到所述RTL设计文件中除了所述存储器的初值发生变化之外还存在其它部分的修改时，根据所述RTL设计文件执行逻辑综合操作。

作为一种可选的实施方式，在本发明第一方面中，所述方法还包括：

根据所述RTL设计文件中所述存储器的初值以及最近一次对所述RTL设计文件执行逻辑综合操作得到的综合后网表，更新所述映射关系。