[发明专利]新型3D NAND存储器件及形成其的方法

说明书

新型3D NAND存储器件及形成其的方法。提供了一种半导体器件。所述半导体器件包括第一衬底，所述第一衬底具有用于形成存储单元的第一侧和与所述第一侧相对的第二侧。所述半导体器件还包括掺杂区域和第一连接结构。所述掺杂区域形成在所述第一衬底的所述第一侧中并且电耦合到晶体管的至少源极端子(例如，串联连接的多个晶体管的末端晶体管的源极端子)。第一连接结构被形成在所述第一衬底的所述第二侧之上并且通过第一过孔耦合到所述掺杂区域。所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。

本申请是申请日为2019年6月27日，申请号为201980001306.X(PCT/CN2019/093179)，发明名称为“新型3D NAND存储器件及形成其的方法”的中国专利申请的分案申请。

背景技术

随着集成电路中器件的临界尺寸缩小到常规存储单元技术的极限，设计人员一直在寻求堆叠多个存储单元平面的技术，以实现更大的存储容量，并实现更低的每比特成本。

3D-NAND存储器件是堆叠多个存储单元平面以实现更大存储容量并且实现更低的每比特成本的示例性器件。在相关的3D NAND架构中，外围电路占据管芯面积的约20-30％，这降低了NAND位密度。随着3D NAND技术持续发展到128层及以上，外围电路可能占据总管芯面积的50％以上。

在交叉堆叠结构中，处理数据I/O以及存储单元操作的外围电路使用使得能够实现所需的I/O速度和功能的逻辑技术节点(即14nm，7nm)在单独的晶片(CMOS晶片)上处理。一旦完成单元阵列晶片的处理，两个晶片就通过数百万个金属垂直互连访问(过孔)电连接，这些访问在一个工艺步骤中在整个晶片上同时形成。通过使用创新的交叉堆叠结构，外围电路现在位于单元阵列晶片中形成的单元阵列芯片之上，这使得NAND比特密度比相关的3D NAND高得多，而总成本有限地增加。

发明内容

本发明构思涉及具有交叉堆叠结构的3D NAND存储器件的形成以及形成顶部触点和底部触点以分别耦合到n阱区域的方法，从而降低与n阱区域的接触电阻。

相关的3D-NAND存储器件可以包括形成在衬底的顶部区域中的两个或更多个n阱区域，以及形成在两个或更多个n阱区域之上的两个或更多个阵列公共源极(ACS)结构。所述两个或更多个ACS结构中的每个都与相应的n阱区域接触。相关的3D-NAND存储器件还可以具有多条M1布线。所述M1布线通过多个M1过孔(VIA)电耦合到所述ACS结构。多条源极线被定位在所述多条M2布线之上。所述源极线通过多个M2过孔电耦合到所述M1布线。

在相关的3D-NAND存储器件中，输入电压通过由所述源极线、所述M2过孔、所述M1布线、所述M1过孔和所述ACS结构形成的导电沟道而被施加到所述n阱区域。所述ACS结构通常是沿3D-NAND存储器件的字线(WL)方向的壁形线接触。这样壁形接触需要足够的导电性以防止在感测操作中产生接地噪声。所述ACS结构可以利用钨、多晶硅或钨加多晶硅来形成，因为钨、多晶硅或钨加多晶硅是以最小的空隙适形地填充深和宽的接触沟槽的适当的材料。尽管具有工艺友好特性，但与其他接触金属(例如Cu或Al)相比，钨和多晶硅具有相对高的电阻率。随着3D NAND堆叠体的高度随着其存储密度的增加而增加，ACS结构的高度相应地增加。ACS结构的电阻不可避免地在3D NAND堆叠体的高度方向上激增。为了减小沿着高度升高的这种电阻增加，ACS区域的宽度应该成比例地增大，这继而影响由于高的钨应力导致的管芯尺寸和晶片机械稳定性。

在本公开中，应用交叉堆叠结构以形成3D-NAND存储器件。在所述交叉堆叠结构中，在CMOS衬底(或外围电路衬底)的顶表面上形成多个晶体管，并且在单元阵列衬底的顶表面上形成存储单元堆叠体。通过将过孔与单元阵列衬底键合来键合CMOS衬底。这里，CMOS衬底的顶表面和单元阵列衬底的顶表面以彼此面对的方式对准。