[发明专利]低功率单边缘触发触发器、以及借时间内部拼接触发器

说明书

本公开涉及低功率单边缘触发触发器、以及借时间内部拼接触发器。一种共享时钟单边缘触发触发器的新家族，其将内部时钟器件的数目从8个减少到6个器件以降低时钟功率。静态通过门主从触发器与具有8个时钟器件的触发器相比没有性能惩罚，从而使能了显著的功率降低。触发器在主控级和从属级之间智能地维持相同极性，这使得能够共享主控三态和从属状态反馈时钟器件，而没有时钟和数据翻转的所有组合上的电荷共享的风险。因为这一点，触发器的状态保持不受干扰，并且对于电荷共享噪声是鲁棒的。也描述了一种多比特借时间内部拼接触发器，其使能了高性能借时间触发器中的扫描的内部拼接，而不会招致布局面积的增大。

技术领域

本公开涉及低功率单边缘触发触发器、以及借时间(time borrowing)内部拼接(internally stitched)触发器。

背景技术

钟控(clocking)是功率受约束的服务器和/或移动微处理器和SoC(system-on-chip，片上系统)、分立和/或集成图形、AI(artificial intelligence，人工智能)和/或专用加速器的最重要的功率贡献者和限制者之一。降低预算紧张的系统中的功率通过允许集成更多的核心、存储器或处理元件来改善性能，并且对于移动和边缘装置改善了电池寿命。动态钟控功率是最大的贡献者并且消耗了多达例如60％的整体芯片功率耗散，其中大多数负载在最终触发器中。

触发器(flip-flop，FF)是所有数字同步系统中使用的基本电路并且必须是非常低功率的，因为其对钟控功率贡献最多。当今的FF已经利用了最小尺寸的器件，而不能被进一步缩小尺寸来降低功率。随着工艺技术缩放，电路受到变动的限制以为高能量效率使能低电压操作。这限制了最小可允许器件尺寸，阻止了通过晶体管尺寸设置来获得任何进一步的动态功率节省。由于性能、功率和面积(performance,power,and area，PPA)益处随着工艺技术缩放(例如，在7nm工艺技术节点之下)正在减慢，因此需要新的电路革新来改善PPA，具体而言是降低钟控功率。此外，随着对于更高频率CPU(中央处理单元)图形和人工智能(AI)加速器的强烈需求，更深的流水线将加剧钟控功率问题，进一步增大时钟功率。

发明内容

根据本公开的一方面，提供了一种触发器，包括：第一n型晶体管，用于接收数据输入；与所述第一n型晶体管串联耦合的第二n型晶体管，其中所述第二n型晶体管能够被第一时钟控制；第一p型晶体管，用于接收所述数据输入，其中所述第一p型晶体管与所述第一n型晶体管串联耦合；与所述第一p型晶体管串联耦合的第二p型晶体管，其中所述第二p型晶体管能够被第二时钟控制，其中所述第一时钟是所述第二时钟的反相，并且其中所述第二n型晶体管和所述第二p型晶体管的漏极端子耦合到所述触发器的从属级(slave stage)。

根据本公开的一方面，提供了一种触发器，包括：第一反相器，用于接收输入时钟；与所述第一反相器耦合的第二反相器，其中所述第一反相器用于生成第一时钟，并且其中所述第二反相器用于生成第二时钟，其中所述第二时钟是所述第一时钟的反相；主控级(master stage)，用于接收所述第一时钟和所述第二时钟；与所述主控级耦合的从属级；以及与所述主控级和所述从属级耦合的通过门(pass-gate)，其中所述通过门能够被所述第一时钟和所述第二时钟控制，其中包括所述第一反相器和所述第二反相器在内的时钟器件的数目是六个。

根据本公开的一方面，提供了一种系统，包括：存储器；与所述存储器耦合的处理器，其中所述处理器包括如上所述的触发器；以及无线接口，用于允许所述处理器与另一装置通信。

附图说明

通过以下给出的详细描述并且通过本公开的各种实施例的附图将更充分理解本公开的实施例，然而详细描述和附图不应当被理解为将本公开限制到特定实施例，而只是用于说明和理解的。

图1图示了具有数据输入复用器(Mux-D)的多比特传输门触发器(FF)。

图2根据一些实施例图示了具有降低的共享时钟引脚电容的单边缘触发FF。