[发明专利]一种基于单比特采样的多目标弱信号检测方法及装置

说明书

本发明公开了一种基于单比特采样的多目标弱信号检测方法及装置，其利用比较器和FPGA内的组合逻辑链、移位寄存器，等效地实现多个单比特ADC，进而实现多个不同周期的目标弱信号的检测。在实现上，本发明充分利用了FPGA内部逻辑资源可灵活配置的特性，可以根据目标弱信号的数量和重复频率而灵活地做出更改。此外，与使用专用的单比特ADC芯片相比，在本发明中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。

技术领域

本发明涉及信号处理技术领域，尤其涉及一种基于单比特采样的多目标弱信号检测方法及装置。

背景技术

对于信噪比(SNR，Signal-to-Noise Ratio)很低以至于信号波形被淹没在噪声中的周期性弱信号，直接观察波形无法判断弱信号是否存在，因此需要通过专门的方法来检测。

在雷达探测、通信等领域中，有时需要对多个不同周期的目标弱信号进行检测。传统的方法是先对噪声与弱信号的混合信号进行采样，然后使用合适的数字后处理算法进行弱信号检测。例如，DaweiChen等人针对窄带噪声下相邻频率的弱多目标弱信号检测，提出了一种基于周期混沌持续比的多目标弱信号检测算法(Detection of weak multi-targetwith adjacent frequency based on chaotic system，2019年)。然而，此类方法往往只针对特定情况下的多目标检测，而且通常需要使用复杂的算法，难以在硬件中快速实现，通用性较差。

发明内容

本发明的目的是提供一种基于单比特采样的多目标弱信号检测方法及装置，可以实现多个不同周期的目标弱信号的检测；并且，充分利用了FPGA内部逻辑资源可灵活配置的特性，可以根据目标弱信号的数量和重复频率而灵活地做出更改。

本发明的目的是通过以下技术方案实现的：

一种基于单比特采样的多目标弱信号检测装置，包括：比较器与FPGA；其中：

所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；

所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。

一种基于单比特采样的多目标弱信号检测方法，包括：

利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；

所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。

由上述本发明提供的技术方案可以看出，利用比较器和FPGA内的组合逻辑链、移位寄存器，等效地实现多个单比特ADC，进而实现多个不同周期的目标弱信号的检测。在实现上，本发明充分利用了FPGA内部逻辑资源可灵活配置的特性，可以根据目标弱信号的数量和重复频率而灵活地做出更改。此外，与使用专用的单比特ADC芯片相比，在本发明中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。