[发明专利]边界扫描测试方法

说明书

本发明提供一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，包括以下步骤：配置FPGA进入测试模式，编辑用户逻辑功能，设置旁路电路；选择待测PAD，载入测试指令为测试待测输出PAD到待测输入PAD的连通性；输入测试激励；将所述测试激励通过所述FPGA下级器件的TDO移出；进行响应分析和故障诊断。本发明通过编辑用户逻辑功能，设置旁路电路，将不需要测试的PAD旁路，缩短了测试扫描链，加快测试速度，提高了测试灵活性。

技术领域

本发明涉及芯片测试领域，特别是涉及一种边界扫描测试方法。

背景技术

JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试。目前大多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。JTAG测试，指通过JTAG管脚，施加测试激励和分析测试响应，从而实现待测电路的故障诊断。边界扫描测试(BST)，指通过JTAG总线，利用芯片管脚(PAD)的边界扫描单元，实现对数字电路的测试。边界扫描测试具有简便快捷的优点，可实现研发、生产、维护整个产品周期的覆盖，可大大降低产品的测试成本。边界扫描单元放置于器件信号的输入端口、输出端口、双向端口、三态端口；将边界扫描单元连接在一起，构成边界扫描链。目前，边界扫描测试由硬件实现；但是，通过硬件实现边界扫描有比较大的缺点。首先，由于需要对所有PAD均进行边界扫描测试，导致测试时间长；其次，测试安排不灵活，无法配置需要测试的PAD。

鉴于此，亟需一种新的边界扫描测试方法来解决上述问题，以实现更加快速、灵活的边界扫描测试，提高测试效率。

发明内容

基于此，本发明提供一种边界扫描测试方法，以实现更加快速地完成边界扫描测试，仅对需要测试的PAD进行测试，跳过不需要测试的PAD。

为达到上述目的，本发明提供了一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：

S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路；

S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；

S30、输入测试激励；

S40、将所述测试激励通过所述FPGA下级器件的TDO移出；

S50、进行响应分析和故障诊断。

优选地，所述第一器件为所述FPGA上级器件，所述第二器件为所述FPGA，所述待测输出PAD为所述FPGA上级器件待测输出PAD，所述待测输入PAD为所述FPGA待测输入PAD；

所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA待测输入PAD连接到所述FPGA的边界扫描链上最后一个复用或通用PAD；

所述S30步骤包括：输入测试激励，进入EXTEST指令，将所述测试激励移入并更新到所述FPGA上级器件待测输出PAD的边界扫描寄存器；将所述测试激励更新到所述FPGA待测输入PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路移至所述FPGA的边界扫描链上最后一个复用或通用PAD。

优选地，所述第一器件为所述FPGA上级器件，所述第二器件为所述FPGA下级器件，所述待测输出PAD为所述FPGA上级器件待测输出PAD，所述待测输入PAD为所述FPGA下级器件待测输入PAD；

所述S30步骤包括：输入测试激励，进入EXTEST指令，将所述测试激励移入并更新到所述FPGA上级器件待测输出PAD的边界扫描寄存器中；将所述测试激励更新到所述FPGA下级器件待测输入PAD。